Bild 2: Der Stratix-X-FPGA von Intel nutzt die Embedded-Multi-Die-Interconnect-Bridge, bei der Substrate über Ball-Grid-Array anstatt TSVs verbunden werden.

Bild 2: Der Stratix-X-FPGA von Intel nutzt die Embedded-Multi-Die-Interconnect-Bridge, bei der Substrate über Ball-Grid-Array anstatt TSVs verbunden werden. (Bild: Intel)

| von Dr.-Ing. Nicole Ahner
Bild 1: Cliff Hou, Vice President Forschung und Entwicklung bei TSMC, forderte auf der ISSCC 2017 einen Paradigmenwandel bei der Electronic Design Automation.

Bild 1: Cliff Hou, Vice President Forschung und Entwicklung bei TSMC, forderte auf der ISSCC 2017 einen Paradigmenwandel bei der Electronic Design Automation. TSMC

Die ISSCC 2017 adressierte Fortschritte im Schaltkreis- und Systemdesgin, welche die Fusion der physischen und virtuellen Welt vorantreiben. Um die damit verbundene Datenflut aufzunehmen, zu übertragen, zu speichern und zu verarbeiten sind intelligente Chips notwendig. Applikationen rund um das Internet der Dinge und Realtime-Datenanalysen lassen IC- und Systemdesigner neue Wege finden, die notwendige Rechenleistung dafür bereitzustellen.

Gleich zu Beginn der Konferenz rief Cliff Hou (Bild 1), Vice President Forschung und Entwicklung bei TSMC, zu einem Paradigmenwandel bei der Electronic Design Automation (EDA) auf, um Herausforderungen beim Design zu bewältigen. In den letzten zehn Jahren haben vor allem Mobilfunkanwendungen die Industrie vorangetrieben, weshalb Designdatenbanken hauptsächlich SoCs für Smartphones bedienen. Dies sei zwar ein guter Anfang, aber jetzt müsse sich die Industrie breiter aufstellen und Schaltkreise gezielt für Automotive, Hochleistungssysteme und IoT-Anwendungen optimieren, bei denen Problemstellungen unterschiedlicher Art zu meistern sind.

Eckdaten

Auf der ISSCC 2017 stellen Halbleiterhersteller Trends und Neuentwicklungen für den IC- und SoC-Markt vor. Aber auch Herausforderungen für Systemdesigner, resultierend aus den immer breiter gefächerten Anwendungsgebieten integrierter Schaltkreise, standen im Fokus der Beiträge. Intel präsentierte mit dem Stratix-X-FPGA eine preiswerte Alternative zur 2.5D-Technologie, während AMD den Zen-x86-Kern vorstellte. Die Speicherhersteller Western Digital, Samsung und TSMC präsentierten 3D-NAND-Chips und zeigten ihre unterschiedlichen Wege in Richtung 7-nm-Technologie. Rohm und NXP waren mit Funksystemen für IoT-Anwendungen vertreten und im Bereich Automotive präsentierte Renesas einen intelligenten Motortimer für Elektroautos.

TSMC bietet beispielsweise abhängig davon, ob ein System Wert auf Packungsdichte oder Geschwindigkeit legt, zwei unterschiedliche Metallisierungssysteme an. Hou forderte außerdem mehr Sorgfalt beim Design der Stromversorgung, um Batterielebensdauern zu erhöhen. Zusätzlich zeigte er die Vorteile der Implementierung maschinellen Lernens in Designmodelle, mit denen sich Engstellen im System vorhersagen lassen, bevor der Leitungsverlauf des Chips festgelegt wird.

Preiswerte Alternative zu 2.5D-Technologie

Bild 2: Der Stratix-X-FPGA von Intel nutzt die Embedded-Multi-Die-Interconnect-Bridge, bei der Substrate über Ball-Grid-Array anstatt TSVs verbunden werden.

Bild 2: Der Stratix-X-FPGA von Intel nutzt die Embedded-Multi-Die-Interconnect-Bridge, bei der Substrate über Ball-Grid-Array anstatt TSVs verbunden werden. Intel

Intel gab auf der ISSCC 2017 einen detaillierten Einblick in seine preiswerte Alternative zur 2.5D-Technologie am Beispiel des Stratix-X-FPGA. Der Baustein nutzt Intels Embedded Multi-die Interconnect Bridge (EMIB, Bild 2), um das FPGA mit vier externen Transceivern zu verbinden. Die Verbindung wird über Ball-Grid-Arrays (BGA) hergestellt, die deutlich kleiner sind als die beispielsweise in der Chip-on-Wafer-on-Substrate-Technologie (Cowos) verwendeten Siliziumsubstrate. Außerdem kommt EMIB ohne TSVs aus, was Maskenebenen einspart und den Prozess dadurch preiswerter gestaltet.

EMIB verwendet eine Kombination von 55 µm großen Microbumps und >100 µm große Flip-Chip-Bumps um bis zu 24 Transceiverkanäle mit jeweils 96 I/Os zu unterstützen. Damit sind Geschwindigkeiten bis zu zwei Gbit/s/pin möglich. Derzeit verbindet die Brücke vier 28-GHz-Kerne mit dem FPGA. Der Stratix X in 14-nm-Technologie bringt 2,8 Millionen logische Elemente auf einer Fläche von 560 mm² unter und arbeitet mit einer Frequenz von einem GHz.

AMDs Quadcore-Cluster ist kleiner als die Konkurrenz

Der Zen-x86-Kern von AMD benötigt laut Hersteller zehn Prozent weniger Platz als der 14-nm-Prozessor der zweiten Generation von Intel. Im Zen-Kern verwendet AMD zum ersten Mal einen Metall-Oxid-Metall-Kondensator, der die Betriebsspannung reduziert und eine verbesserte Frequenzkontrolle der Prozessorkerne ermöglicht. Ein Zen-Cluster besteht aus vier Rechenkernen mit 8 Threads, 512 KByte L2- und 8 MByte L3-Cache auf einer Fläche von 44 mm².

 

Welche unterschiedlichen Wege Samsung und TSMC in Richtung 7-nm-Speichertechnologie einschlagen zeigen wir auf der nächsten Seite.

Western Digital präsentiert 512-Gbit-3D-NAND-Speicher

Bild 3: Der 512 Gbit-BiCS3-Flashspeicher von Western Digital ist ein vertikel gestapelter 3D-NAND mit 64 Schichten. Damit lässt sich die Speicherdichte bei kleinem Footprint erhöhen.

Bild 3: Der 512 Gbit-BiCS3-Flashspeicher von Western Digital ist ein vertikel gestapelter 3D-NAND mit 64 Schichten. Damit lässt sich die Speicherdichte bei kleinem Footprint erhöhen. Western Digital

Western Digital startet die Pilotproduktion eines 512-Gbit-64-Layer-3D-NAND-Chips mit drei Bit pro Zelle (BiCS3) im japanischen Yokkaichi. Mit der Massenproduktion ist in der zweiten Jahreshälfte zu rechnen. Der Chip wurde in Zusammenarbeit mit Toshiba im Joint Venture „Flash Forward“ entwickelt. Durch die 64 vertikal aufgebauten Schichten des 3D-NAND (Bild 3) sind im Vergleich zur 2D-Planartechnologie höhere Speicherdichten bei kleinem Footprint möglich. Damit verringern sich auch die Kosten pro Gigabyte Speicherkapazität. Western Digital und Toshiba benutzen die Bit-Cost-Scaling-Technologie (BiCS), während Samsung V-NAND verwendet. Sowohl WD/Toshiba als auch Samsung bringen Charge-Trap-Strukturen zum Einsatz.Toshiba liefert ab dem 22. Februar 2017 Muster des Speichers aus.

Auf unterschiedlichen Wegen zum 7-nm-Speicher

TSMC produziert SoCs für Apples iPhone und muss daher jährlich technologische Fortschritte vorweisen. Die Volumenproduktion von Chips in 10-nm-Technologie für das iPhone 7 hat bereits begonnen und TSMC muss nun die 7-nm-Technologie für das iPhone 8 im nächsten Jahr in den Griff bekommen. Samsung hingegen geht ohne den Druck von Apple langsamer vor und konzentriert sich derzeit auf die Weiterentwicklung der EUV-Lithographie. Bei einer späteren Einführung eines 7-nm-Speichers könnte Samsung dann als einer der ersten Hersteller von sich behaupten, diesen mit EUV-Lithographie gefertigt zu haben.

TSMC stellte auf der ISSCC 2017 einen 256-Mbit-SRAM-Testchip in 7-nm-Technologie vor, dessen Bitzellenfläche 0,027 mm² misst. Der Speicher besitzt sieben Metallisierungslagen und ist insgesamt 42 mm² groß. Samsung zeigte einen 8-Mbit-Test-SRAM für die 7-nm-Technologie und einen Reparaturprozess, der auch auf EUV-Steppern funktioniert. Experten zufolge soll EUV für kritische Schichten nicht vor 2020 bereit für die Produktion sein.

 

Auf der nächsten Seite geben wir Einblick in Neuheiten für IoT-Funksysteme von Rohm und NXP.

Funksysteme für das Internet der Dinge

Bild 4: Der volldigitale Phasenregelkreis für IoT-Funksysteme wurde von Rohm und dem Forschungsinstitut Imec entwickelt und vereint geringen Platzbedarf mit geringem Energiebedarf.

Bild 4: Der volldigitale Phasenregelkreis für IoT-Funksysteme wurde von Rohm und dem Forschungsinstitut Imec entwickelt und vereint geringen Platzbedarf mit geringem Energiebedarf. ROHM

Rohm hat zusammen mit Imec und dem von Imec und TNO gegründeten Holst Center einen volldigitalen Phasenregelkreis (ADPLL, All Digital Phase-Locked Loop) für IoT-Funksysteme auf der ISSCC 2017 präsentiert (Bild 4). Standard-PLLs sind meist einer der Hauptverbraucher in funkbetriebenen Anwendungen und können bis zu 30 Prozent der Fläche des Funkchips ausmachen. Der ADPLL benötigt in 40-nm-Technologie 0,18 mm² Platz und hat einen Energieverbrauch von 0,67 mW mit Spikes < -56 dBc und Jitter < 2 ps. Der ADPLL unterstützt die Spezifikationen von Bluetooth Low Energy (BLE) und verfügt über Techniken zur Phasenauswertung und Vermeidung von Störsignalen.

Bild 5: Der Ultraschmalband-Transceiver für M2M- und IoT-Anwendungen von NXP wird in 140-nm-CMOS-Technologie hergestellt und stellt eine komplett integrierte Lösung dar.

Bild 5: Der Ultraschmalband-Transceiver für M2M- und IoT-Anwendungen von NXP wird in 140-nm-CMOS-Technologie hergestellt und stellt eine komplett integrierte Lösung dar. NXP

NXP Semiconductors stellte einen Ultraschmalband-Transceiver für M2M- und IoT-Systeme vor (Bild 5) und beschrieb die Designherausforderungen bei der Entwicklung derartiger Systeme. Portable Geräte sollen beispielsweise möglichst klein sein und verbieten daher aufgrund der Antennengröße die Verwendung großer Wellenlängen. Energieeffizienz hängt maßgeblich vom Energieverbrauch pro Bit ab und setzt damit Grenzen für Protokolle, Modulation und Datenraten. Designs müssen sich auch beispielsweise mit dem zulässigen Temperaturbereich und zuverlässigen Gehäusen den Umweltparametern anpassen, in denen das System funktionieren soll.

Der Transceiver in 140-nm-CMOS-Technologie ist eine vollintegrierte Lösung mit Mikrocontroller sowie Speicher- und Powermanagement. Er unterstützt FSK / GFSK / ASK-Modulation mit Datenraten bis 100 kchips/s sowie BPSK für Ultraschmalband-Anwendungen mit niedrigem Phasenrauschen und geringer Stromaufnahme.

Bild 6: Das Intelligent Motor Timer System von Renesas ist ein autonom arbeitender Schaltkreisblock zur Integration in einen Mikrocontroller und entlastet die CPU der Motorsteuerung.

Bild 6: Das Intelligent Motor Timer System von Renesas ist ein autonom arbeitender Schaltkreisblock zur Integration in einen Mikrocontroller und entlastet die CPU der Motorsteuerung. Renesas

Intelligenter Motortimer für Elektroautomobile

Renesas Electronics hat sein Intelligent Motor Timer System (IMTS), einen Schaltkreisblock zur Integration in Mikrocontroller für Automotive-Anwendungen, vorgestellt (Bild 6). Sinn und Zweck des Systems ist die Steigerung der Energieeffizienz von Elektro- und Hybridfahrzeugen. Verglichen mit einer Softwarelösung reduziert der Schaltkreisblock Rechenzeiten auf zehn Prozent und niedriger bei voller funktionaler Sicherheit. Das IMTS arbeitet autonom und reduziert damit die Belastung der CPU der MPU in der Motorsteuerung.

Dr.-Ing. Nicole Ahner

Redakteurin elektronik industrie

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