Chip-Packaging-Substrat für SDBGAs MST/Dyconex

Chip-Packaging-Substrat für SDBGAs MST/Dyconex

Es lassen sich Pitches ≥175 µm, Leiterbreiten von ~25 µm und Via-/Pad-Durchmesser von ~50/100 µm umsetzen. Die Dicke eines Vier-Lagen-Systems beträgt rund 220 µm. Bei den in Anylayer- oder HDI-Technologie produzierten Substraten sind die einzelnen Lagen mithilfe kupfergefüllter Microvias bzw. kupfer- oder harzgefüllter Bohrungen verbunden. Um Aussagen über die Produktzuverlässigkeit zu ermöglichen, kommen u.a. beschleunigte Testverfahren wie der Interconnect Stress Test (IST) zum Einsatz.

electronica 2018: Halle A1, Stand 331