Optimierung von ICs, IC-Gehäusen und Leiterplatten mittels Pfadsuche

Die immer höhere Integrationsdichte auf Chipebene, die IC-Gehäuse mit mehreren Dies und 3D einschließt, sowie die Forderung nach immer kleineren Produkten erschweren das Breakout und Routing von Komponenten mit einer extrem hohen Anzahl von Pins. Mit den derzeitigen Methoden ist es fast nicht mehr möglich, den Überblick über alle Signale und Pins zu behalten. Komponenten mit sehr vielen Pins und das verstärkte Kostenbewusstsein zwingen Ingenieure dazu, die Planung und Optimierung der I/O-Platzierung auf ihren Chips zu überdenken. Gleichzeitig müssen sie Kompromisse bei den komplexen Variablen der IC-Gehäuse eingehen und Baugruppen mit unterschiedlichen Formfaktoren berücksichtigen.

Viele große Unternehmen entscheiden sich für Microsoft Excel, um Signale und Pins zu verfolgen. Diese losen Flows versuchen mehrere EDA-Tools zu integrieren. Das ist zwar ein Schritt in die richtige Richtung, doch ohne eine zentrale Speichermöglichkeit für die Daten, eine genaue Modellierung der Komponenten und eine Regel-basierende Optimierung wird das Designvorhaben oft falsch interpretiert oder nicht erreicht. Zudem werden redundante Schritte in den Flow eingeführt.

Die Entwicklung eines formalen Co-Design-Flows, der die Anforderungen von IC-, Gehäusesubstrat- und Leiterplatten-Designern sowie die konzeptionelle Ausrichtung auf mehrere potenzielle Leiterplatten-Formfaktoren unterstützt, erfordert mehrere Schlüsseltechnologien. Methoden zur Optimierung der Pin/Gehäuse-Auswahl im Rahmen des gesamten Design-Flows von IC, IC-Gehäuse und Leiterplatte beschreibt dieser Artikel.

Verschiedene IC-Gehäuse für unterschiedliche Endprodukte

Viele Produkte verwenden den gleichen Chipsatz. Ein Prozessor kann zum Beispiel sowohl in einem Smartphone als auch in einem Tablet zum Einsatz kommen. Jede Plattform hat ihre speziellen mechanischen, thermischen und elektrischen Anforderungen. Die Ermittlung des jeweils kostengünstigsten IC-Gehäuses stellt manchmal eine riesige Herausforderung dar.

Der gleiche Chipsatz kann in Produkten mit verschiedenen Formfaktoren verwendet werden. Dazu kann es erforderlich sein, dass verschiedene IC-Gehäuse in unterschiedlichen Produkten innerhalb ihrer physikalischen Grenzen arbeiten.Mentor Graphics

Was passiert, wenn ein Prozessor mit Speicherkomponenten mehrerer Anbieter zusammenarbeiten muss, die jeweils ihre eigene Pinbelegung haben? In diesem Fall sollte man die Bestimmung der idealen Pinbelegung für das Prozessorgehäuse mit Routing-Studien auf Leiterplattenebene koordinieren.

Was ist, wenn aufgrund der speziellen Anforderungen mehrere Gehäuseoptionen zur Verfügung stehen?

Was geschieht, wenn kleinere Anpassungen am Pin-Pitch des Gehäuses zu einer besser entflechtbaren Leiterplatte führen und sich dadurch die Gesamtzahl der Routing-Lagen reduziert?

Solche und ähnliche Aufgaben zur Pfadsuche bei IC-Gehäusen werden in erster Linie mit Microsoft-Tools und durch Whiteboard-Diskussionen gelöst. Dies geschieht in sehr lockeren Design-Flows, die anfällig für menschliche Fehler sind und zu erheblicher Redundanz führen können. Gleichzeitig bieten sie nur wenige Möglichkeiten, um ein Design zu automatisieren.

Zur Automatisierung dieses Prozesses haben einige Unternehmen mithilfe von Excel Lösungen für die Pinbelegung (Ball-out) von Gehäusen realisiert. Diese Methode zum Planen und Optimieren der Pinbelegung eines Ball-Grid-Arrays (BGA) wurde aufgrund verschiedener Faktoren obsolet. Dazu gehören:

• begrenzte Unterstützung für das bereichsübergreifende Co-Design,
• Visualisierung des Breakout- und Escape-Routings,
• Visualisierung der Verbindungen (Netzlinien),
• Ordnen/Entwirren von Verbindungen,
• Regel-basierende Pinbelegung,
• WYSIWYG-Darstellung eines BGA mit unregelmäßigem Pitch,
• schlechte Integration mit Layout- und Analysetools,
• dynamische Anpassung von Pins,
• automatisierte Generierung von Schaltplansymbolen.

Typisches Beispiel eines internen Excel-Spreadsheets für ein Ball-out.Mentor Graphics

Der ideale Design-Flow für IC, IC-Gehäuse und Leiterplatte

Entscheidend für die Bestimmung des optimalen Gehäuses und der idealen Pinbelegung ist die Domänen-übergreifende Planung und Optimierung von Verbindungen. Man benötigt eine integrierte Plattform, die den Floorplan und die I/O-Anforderungen des IC zusammen mit den Bedingungen und Variablen des Gehäusesubstrats sowie mehreren Leiterplatten-Formfaktoren modelliert. Dabei sollten Ingenieure Industriestandards wie LEF/DEF für die IC-Daten und Excel oder AIF für die Daten des Gehäusesubstrats nutzen. Damit lässt sich das gesamte System visualisieren.

Ist das System erfasst, sollten Entwickler für die Verbindungen ein umfassendes Managementsystem verwenden, das Domänen-übergreifende Konflikte bei der Signalbezeichnung und Strom/Masse-Kurzschlüsse kompensiert. Dieses Managementsystem sollte wiederum ein Benutzermodell unterstützen, das jedes Designteam zufriedenstellt, zum Beispiel HDL für Chipdesigner und grafische Schaltpläne für Leiterplattenentwickler.

Die höchste Flexibilität bei der Optimierung besteht bei der Pinbelegung des Gehäuses. Allerdings ist es nicht ratsam, jeden Gehäusepin gleich zu behandeln. Differenzielle Paare müssen zusammengehalten, Signal-Leistungs-Verhältnisse beachtet werden und so weiter. Daher ist eine Regel-Engine zum Überwachen/Steuern des Pin-Optimierungsalgorithmus wichtig. Die reine Optimierung der Pin-zu-Pin-Verbindungen reicht nicht länger aus. Bei der Optimierung der Pinbelegung müssen Designer des Gehäusesubstrats oder Leiterplattenlayouter jedes Escape- und Breakout-Routing berücksichtigen.

Beispiel eines abgeschlossenen Breakouts mit optimierter Pinbelegung für IC, IC-Gehäuse und Leiterplatte.Mentor Graphics

Die Möglichkeit, mehrere Plattformen simultan zu evaluieren, ist für die Bestimmung des optimalen IC-Gehäuses und der Pinbelegung wesentlich. Am besten lässt sich dies mithilfe einer Integrationsplattform erreichen, die in einem einzigen Projekt mehrere Designs und Szenarien unterstützt. Schließlich darf man die Automatisierung der Bibliothek nicht übersehen. Bevor ein Baugruppendesigner eine Komponente auf der produktionsfertigen Leiterplatte verwendet, ist ein Schaltplansymbol erforderlich. Nach der Optimierung der BGA-Pinbelegung steht die Komponente für die Generierung in der Bibliothek zur Verfügung.

Automatisierung beschleunigt diesen Prozess nicht nur, sie vermeidet auch menschliches Versagen. Die Generierung der Schaltplansymbole muss mehrere Bereiche berücksichtigen, die auf Anforderungen wie Schaltplangröße und der Gruppierung von Schnittstellen/Signalen basieren. Zudem ist es erforderlich, dass sie flache und hierarchische Designansätze unterstützt.

Die Planung der Pinbelegung auf Plattformebene gewährleistet eine effizient entwickelte Leiterplatte. Mentor Graphics

(ah)