Package-Board-Codesign erfordert Automatisierungswerkzeuge

Bild 1: Tabellenkalkulation ade: Die schiere Anzahl von Lötkugeln auf modernen BGA-Gehäusen macht es notwendig, die Optimierung des Signalflusses vom IC zum IC-Gehäuse und vom IC-Gehäuse zur Leiterplatte zu automatisieren.Mentor Graphics

In vielen modernen Elektronikdesigns kommen mehrere BGA-Gehäuse mit Hunderten von Pins zum Einsatz. Diese Gehäuse sind bei nicht optimierter Pinbelegung eine große Herausforderung für das Routing einer Leiterplatte. Dennoch verwenden die meisten IC-Hersteller und Packaging-Unternehmen für das Erstellen von Pinbelegungsplänen Tabellenkalkulationsprogramme wie Excel von Microsoft. Entwickler nutzen die Tabellenkalkulation zum Planen der Signale im „Ball Field“ (Bild 1). Um für eine bestimmte IC-Gehäuse-Kombination die beste Lösung zu finden, werden verschiedene Pinbelegungen untersucht und jede erfordert einen neuen Tabellenkalkulationsplan. Wie bei allen Methoden, die die Eingabe großer Datenmengen beinhalten, gibt es auch hier Raum für menschliches Versagen. Im Folgenden beschreibt der Beitrag neue Werkzeuge, die diesen Prozess automatisieren und welche Vorteile sich daraus ergeben.

Spezifizierung der BGA-Signale

In der Regel erstellen Chip- oder IC-Gehäuse-Entwickler die Pinblegeung für die BGA-Signale. Das Design beeinflusst den Chip, das IC-Gehäuse und die Leiterplatte und damit letztlich die Leistungsfähigkeit des Systems. Der Trend geht vom „traditionellen Flow“, bei dem die I/Os nur auf Chipebene optimiert werden, bis hin zu Lösungen, die die Verbindung vom Chip zum IC-Gehäuse optimieren. Hier helfen Werkzeuge zur gleichzeitigen Optimierung der Pinblegeung des IC-Gehäuses gegenüber Leiterplatten- und Gehäuse-Inhalten.

Als ob es nicht schon kompliziert genug wäre, gibt es heute mehr und mehr Package on Package-Komponenten (PoP) mit zwei unterschiedlichen Pinbelegungen: eine auf der Unter- und eine auf der Oberseite. Die Pinbelegung auf der Oberseite erfolgt meist gemäß den Vorschriften des Jedec-Standards. Unabhängig davon, beeinflusst die Pinbelegung der Oberseite die optimale Pinbelegung der Unterseite und damit die I/O-Konfiguration des Chips. Zudem benötigen ICs, die in verschiedenen Endprodukten verwendet werden, mehr als eine Gehäusevariante. In diesem Fall sind wahrscheinlich nicht nur die Pinbelegungen verschieden, sondern auch die IC-Gehäuse selbst. Das Design könnte jedoch verschiedenen Randbedingungen unterliegen, die unterschiedliches Handling von Signalen zwischen den Produkten erfordern.

Werden weitere Designvorgaben berücksichtigt, muss nicht jeder Pin eines IC-Gehäuses gleich behandelt werden. Zum Beispiel sollten Differentialpaare zusammengehalten, das Verhältnis von Signal- zu Versordungspins beachtet, die Lage der Spannungs- und Masse-Pins beschränkt werden und so weiter. Der beste Weg, um sicherzustellen, dass diese Pins gemäß ihren Vorgaben behandelt werden, ist die Verwendung einer automatisierten Regel-Engine, die den Optimierungsalgorithmus für die Pins kontrolliert und steuert. Die Verbindungen von Pin zu Pin einfach nur zu optimieren ist nicht länger ausreichend. Die Optimierung der Pinbelegungen muss jedes Escape- und Breakout-Routing berücksichtigen, das die Package-Substrat-Designer oder Leiterplatten-Layouter durchführen.

Komplexität verlangt nach Automatisierungswerkzeugen

Bild 2. Xpedition Package Integrator bietet die Automatisierung, um den Signalpfad vom IC über das IC-Gehäuse bis zur Leiterplatte schnell und präzise zu optimieren.Mentor Graphics

Automatisierung beschleunigt diesen Prozess nicht nur, sie vermeidet auch menschliches Versagen. Die Generierung der Schaltplansymbole muss mehrere Aspekte berücksichtigen, die auf Anforderungen wie Schaltplangröße und der Gruppierung von Schnittstellen/Signalen basieren. Zudem muss sie flache und hierarchische Designansätze unterstützen. Werkzeuge wie Xpedition Package Integrator (XPI) von Mentor Graphics bieten die Automatisierung, Flexibilität, Genauigkeit und Geschwindigkeit, um Pinbelegungen schnell untersuchen und verschiedene Szenarien ausführen zu können (Bild 2). Inwiefern verbessert die Automatisierung die Entscheidungen zur Pinbelegung und letztlich die Gesamtleistung von Chip, IC-Gehäuse und Leiterplatte?

Im Gegensatz zur Tabellenkalkulation, bei der die Pins an festen symmetrischen Orten platziert werden, erlaubt das Automatisierungswerkzeug Arrays mit asymmetrischen Pins und Ball-Anywhere-Bauteildefinitionen. Die Möglichkeit, diese Optionen zu erkunden, führt oft zu einer besseren Pinbelegung als wenn sich der Entwickler rein auf die symmetrische Platzierung der Pins verlässt. Eine Regel-Engine beschleunigt die Untersuchungen zur Pinbelegung und verhindert menschliche Fehler. Regeln können geschrieben werden, um Signalzuordnungen „smart“ zu machen. Zu den typischen Regeln, die ein Ingenieur beim Codesign beachten muss, gehört:

• die Gewährleistung, dass kritische Signale in den Nähe von Masse-Pins liegen
• die Reservierung von Pin-Bänken für bestimmte Schnittstellen oder
• dass es verboten ist, bestimmten Signaltypen spezielle physikalische Regionen des Ballouts zuzuweisen

Zudem lassen sich weitere Regeln einfach hinzufügen oder modifizieren (Bild 3).

Optimierung mittels Codesign

Bild 3. Eine Regel-Engine erlaubt es Ingenieuren, Vorgaben zu machen für einzelne Signale oder Gruppen von Signalen wie Spannungsversorgung/Masse oder I/Os.Mentor Graphics

Zusätzlich zur Kontrolle der physikalischen Vorgaben wie der Platzierung von Pins und der Zuordnung von Signalen, erlauben Package-Integration-Tools die Visualisierung in einer WYSIWYG-Umgebung (Bild 4). Ingenieure können zum Beispiel Änderungen bei Platzierung der Lötkugeln im Verhältnis zu den darunterliegenden IC-Funktionsblöcken visualisieren, wenn sie den Abstand der Lötkugeln auf dem IC-Gehäuse anpassen. Ein Ingenieur kann auch die Auswirkungen auf das Routing und die Pinzuweisung innerhalb des IC-Gehäuses visualisieren, während er die Platzierung verschiedener Komponenten auf der Leiterplatte testet und die Ausrichtung und Platzierung der Funktionsblöcke auf dem IC innerhalb des IC-Floorplans optimiert. Die Automatisierungssoftware verwaltet vollständig die physikalischen und logischen Netz-Transformationen, die zwischen den Design-Domänen auftreten.

Der Pfad lässt sich dabei von jedem Punkt aus analysieren und optimieren: vom IC, vom IC-Gehäuse oder von der Leiterplatte. Somit könnte eine Leiterplatte, die strengen Vorgaben unterliegt, der Anlass für die Optimierung sein. Das Ergebnis wäre eine Pinbelegegung, welche die Platzierung und das Layout einer Leiterplatte innerhalb ihrer besonderen Randbedingungen optimiert. Werden alle drei Domänen gleichzeitig zur Visualisierung des gesamten Pfades genutzt, können die Einheiten von Domäne zu Domäne variieren, ebenso wie die Skalierung der Zeichnungsdarstellung. Automatisierungswerkzeuge wie XPI verwalten und erhalten alle Einheiten und Skalierungen, so dass die Visualisierung für den Ingenieur nahtlos ist.

Unterstützung mehrerer Plattformen

Bild 4. Die Visualisierung des gesamten IC-Gehäuse-zu-Leiterplatten-Systems lässt sich visuell und tabellarisch darstellen und erleichtert das Verständnis für das Routing.Mentor Graphics

Sobald die Pinbelegung untersucht und eine oder mehrere Kombinationen von IC, IC-Gehäuse und Leiterplatte gewählt wurden, ermöglichen neue Werkzeuge die Integration mit EDA-Werkzeugen. Dies bedeutet nicht nur, dass die bei den Untersuchungen zur Pinbelegung ermittelten Daten mit den Domänen-basierten Werkzeugen ausgetauscht werden können, sondern auch, dass im Prozess kein menschliches Fehlverhalten mehr auftritt.

Beim Leiterplattenentwurf werden die Symbole automatisch generiert und gespeichert. Die gesamte Bibliotheksentwicklung für die Leiterplatte kann von der Ball-Map-Definition rationalisiert werden. Dies allein spart eine Menge Zeit und verhindert Fehler. Durch die Integration mit anderen EDA-Werkzeugen stellt XPI eine Reihe von Simulationswerkzeugen zur Verfügung, die das komplette System bestehend aus IC, IC-Gehäuse und Leiterplatte prüfen und analysieren. Unter den Analysewerkzeugen befinden sich thermische Simulation, Signalintegrität, Versorgungsintegrität und 3D elektromagnetische Simulation.

(mrc)