Zwei wesentliche Trends der Elektronik halten weiter an und haben einen Einfluss auf die Teststrategie von Leiterplatten: die fortwährende Miniaturisierung von Endprodukten mit immer kleineren Leiterplatten, Baugruppen und engeren Platzierungsvorgaben sowie die steigende Datenübertragungsgeschwindigkeit. Die damit einhergehenden Umstände führen dazu, dass es auf den beiden Außenseiten einer Leiterplatte keinen Platz mehr für Testpunkte gibt bzw. die Verwendung von Testpunkten nicht erlaubt ist. Starr-flexible Konstruktionen verringern durch die wegrationalisierten Stecker die Kontaktierungsmöglichkeiten für den Test.

Testabdeckung der unterschiedlichen Testmethoden im Schaltplan erfassen und verwalten.

Testabdeckung der unterschiedlichen Testmethoden im Schaltplan erfassen und verwalten. FlowCad

Die richtige Teststrategie machts

Je nach Schaltung lässt sich mit Boundary Scan bereits eine hohe Testabdeckung erreichen. Die JTAG-Busleitungen brauchen zwar auch Platz, können aber auf Innenlagen verlegt werden und stehen der Anforderung nach Miniaturisierung nicht im Weg. Mit der richtigen Teststrategie kann frühzeitig gezielt entschieden werden, wie welche Netze getestet werden und welche Netze gegebenenfalls ungetestet bleiben dürfen. Wenn bereits im Stromlaufplan die Netze festgelegt werden, an denen später getestet werden muss, lässt sich eine gemeinsame Strategie für die Testbarkeit erarbeiten. Dabei sind die Testvorschriften zu berücksichtigen, die beispielsweise die Anzahl der Testpunkte (0, 1 oder 2) an einem Netz spezifizieren und welche maximalen Abstände die Testpunkte von den Anschlusspins haben dürfen. Solche Regeln können üblicherweise im Constraint Manager schnell einer Gruppe von Netzen zugewiesen werden.

Wenn klar ist, dass diese Baugruppe Signale enthält, die nicht über Testnadeln zu erreichen sind, dann sollte sich die Strategie umkehren. Wenn also Boundary-Scan eingesetzt wird, dann sollte man versuchen, möglichst viele Testpunkte zu reduzieren und die Signale über Boundary-Scan Testverfahren zu prüfen sowie gleichzeitig die Signalqualität der Schaltung zu verbessern.

Testbarkeit frühzeitig planen

Wie trifft man sinnvoll die Abwägung zwischen den unterschiedlichen Testverfahren? XJTAG bietet eine kostenlose Software an, die mit den gängigen EDA-Tools wie Orcad und Allegro von Cadence zusammenspielt. Mit dem XJTAG DFT-Assistant wird automatisch über den gesamten Schaltplan erkannt, welche Signale für einen JTAG-Test zugänglich sind. Die Ergebnisse werden als farblich eingefärbte Netze im Schaltplan angezeigt. Der Anwender kann wahlweise zwischen folgenden Boundary Scan Kategorien von Netzen wählen: Lesen, Schreiben, Stromversorgung/Masse und Netze ohne JTAG-Zugriff im Schaltplan. Die Test-Coverage ist im Orcad Capture übersichtlich dargestellt und durch das Ein- und Ausblenden im Schaltplan ist eine leichte Dokumentation möglich.

Für die nicht mit JTAG erreichbaren Netze müssen jetzt andere Teststrategien verfolgt oder die Schaltung umgeplant werden. Es gilt abzuwägen zwischen den Verfahren, Schritten und Zeiten für den Test sowie dem vorhandenen Platz auf der Leiterplatte und den Auswirkungen auf die Signalqualität. Daher ist es ratsam, bereits in der Phase der Schaltungserstellung die Testbarkeit gemeinsam mit den PCB Layoutern und der Fertigung zu planen, um ein Optimum für die Baugruppe zu finden.