Al Crouch ist Cheftechnologe für Core Instruments bei der Firma Asset und in mehreren IEEE-Arbeitsgruppen akti

Al Crouch ist Cheftechnologe für Core Instruments bei der Firma Asset und in mehreren IEEE-Arbeitsgruppen aktiHans Jaschinski

Auch ist eine Vereinbarung über die Zugriffsmethodik, mit Ausnahme für Jedec Wide-IO für Speicher ohne Logik-Support, nicht vorhanden. Daher heben Ankündigungen wie von Synopsys zwar die Tools und Methoden zur Entwicklung und Fertigung von 3D-Chips hervor, gehen aber nicht auf Test und Debugging dieser ICs ein.

Das Problem bei der Entwicklung eines testbaren 2,5D- oder 3D-IC ist es zunächst zu verstehen, was getestet werden muss. Der Die wird auf dem Wafer oder als vereinzelter Die getestet, um ihn als funktionierend zu identifizieren (Known Good Die). Der Stacking-Prozess ist im Ablauf ein neuer Fertigungs- und Assemblierungsschritt. Als Teil dieses Flows muss der aufeinander gestapelte IC getestet werden, um sicher zu stellen, dass Stapeln und Verpacken nicht fehlerhaft waren und Defekte im Endprodukt verursacht haben. Auf die Testlogik zuzugreifen und sie zu betreiben kann sehr komplex sein und kann die Bandbreite begrenzen. Die IEEE-P1838 WG arbeitet an einem effektiven Zugriffsmechanismus, um jeden neuen Testtypus für den Stacking-Prozess zu verifizieren und die Konnektivität und schon existierende per-Die Test- und Debug-Features verwenden zu können.

Die Aufgabe der Gruppe ist es auch die Facetten anderer Standards (IEEE 1149.1, IEEE 1500 und IEEE P1687) im Blick zu behalten. Unsere Arbeitsgruppen haben gute Fortschritte gemacht. Es ist ermutigend zu sehen, dass EDA-Firmen wie Synopsys Interesse an diesen Techniken zeigen.“