Testen von Empfängern für PCI-Express

Bild 1: Das Bit-Error-Ratio-Testsystem J-BERT M8020A bietet Messmöglichkeiten für neue PCIe-Standards bis 16 GT/s. Keysight

Mit der Weiterentwicklung der Spezifikation von PCI-Express (PCIe, Peripheral Component Interconnect Express) und der damit einhergehenden Erhöhung der Datenrate wurde auch die Empfängerspezifikation erweitert. Beispielsweise liegt bei 2,5 und 5 GT/s (Gigatransfer, 10⁹ Transfers) der Referenzpunkt außerhalb des Chipsatzes des PCI-Express-Empfängers, bei 8 und 16 GT/s liegt er innerhalb. Die Signale für den Empfängerstresstest wurden von Version zu Version detaillierter und komplexer. Beim Test sind drei wesentliche Ebenen der PCI-Express-Spezifikation und verschiedene Kategorien von Testobjekten (Device Under Test, DUT) zu berücksichtigen. Weil dabei auch unterschiedliche Betriebsarten zu testen sind, folgen daraus immer wieder Änderungen im Prüfaufbau und in der Testdurchführung. Diesen komplexen Herausforderungen beim Aufbau eines Testsystems für einen bestimmten Test Rechnung zu tragen, ist nicht ganz einfach.

Spezifikationen von PCI-Express

Als serielle Punkt-zu-Punkt-Verbindung ist PCI-Express Nachfolger der parallelen Busstandards PCI, PCI-X und AGP und erreicht pro Kanal höhere Datenübertragungsraten bei der Kommunikation zwischen Peripheriegeräten und Hauptprozessor. Grundlage ist hierbei die PCIe-Basisspezifikation. Ausgehend von der Bitübertragungsschicht (PHY, Physical Layer) spezifiziert sie die Parameter von Sender, Übertragungskanal und Empfänger, wie auch mögliche Taktarchitekturen und den logischen Unterblock. Jeder Einsatzfall von PCI-Express greift auf diese Basisspezifikation zurück, welche für den Test von Chipsätzen den relevantesten Teil darstellt. Sie spezifiziert sowohl den synchronen als auch den asynchronen Betrieb.

Es gibt drei mögliche Taktarchitekturen: ein aus den Daten synchronisierter Referenztakt (Data Clock, DC), der synchron oder asynchron sein kann, und einen asynchronen unabhängigen Referenztakt (Independent Reference, IR). Ursprünglich war asynchroner Betrieb nur dann erlaubt, wenn man keine Spreizspektrumtaktung (Spread Spectrum Clocking, SSC) einsetzte. Im Frühjahr 2013 wurde diese Beschränkung aufgehoben und asynchroner Betrieb auch beim gleichzeitigen Einsatz von SSC zugelassen. Man nennt die entsprechenden beiden Betriebsarten „unabhängiger Referenztakt ohne SSC“ (SRNS, Separate Reference Clock No SSC) – sie bezeichnet einen asynchronen Betrieb ohne SSC – oder „unabhängiger Referenztakt mit unabhängiger SSC“ (SRIS, Separate Reference Clock Independent SSC) – sie bezeichnet einen asynchronen Betrieb mit SSC. Für synchrone und asynchrone Betriebsarten bei 8 und 16 GT/s gibt es jeweils eigene Testanforderungen.

Der häufigste Einsatzfall von PCI-Express sind vermutlich PCI-Express-Erweiterungs-Slots in PCs. Dieser Einsatz ist von der CEM-Spezifikation abgedeckt – sie ist die elektromechanische Spezifikation der PCI-Express-Karten (CEM, Card Electro-Mechanical). Was den Empfängertest an langt, sind hier zwei Gerätetypen zu berücksichtigen, nämlich Einsteckkarten (AIC, Add-In Cards) und Hauptplatinen. CEM arbeitet aus­schließ­lich im synchronen Betrieb. Es ist das einzige PCI-Express-Szenario, für das es ein obligatorisches Konfor­mi­täts­testprogramm gibt, das auch Physical-Layer-Tests umfasst. Jedes auf der Liste der PCI-SIG-Integratoren (SIG, Special Interest Group) aufgeführte Gerät muss auf einem der PCI-SIG-Workhops einen Konfor­mi­täts­test erfolg­reich absolvieren. Die dazu nötigen Physical-Layer-Tests sind in der Testspezifikation für die PHY-Schicht der PCI-Express-Architektur (CTS, Compliance Test Specification) festgelegt. Die CTS-Tests sind so gestaltet, dass man sie im Rahmen der apparativen Möglichkeiten eines Workshops durchführen kann. Aus diesem praktischen Grund sind Empfängertests nach CTS weniger streng und weniger umfangreich wie Empfängertests nach der Basisspezifikation.

M-PCIe hat eine eigene Spezifikation der Bitübertragungsschicht. Daher müssen Empfängertests der M-PHY-Spezifikation nach dieser Spezifikation durchgeführt werden und nicht gemäß der PCI-Express-Spezifikation. Die Bitübertragungsschicht M-PHY wurde von der MIPI-Allianz definiert.

Tabelle 1: Der Umfang der Testspezifikation sowie die Zusammensetzung der Stress-Testsignale für PCIe-Empfängertests variieren abhängig von der Transferrate. Redaktion

PCIe-Empfängertests mit 2,5 und 5 GT/s

Die Testanforderungen und Kalibriermethoden unterscheiden sich für die verschiedenen Transferraten (Tabelle 1). Mit der Ausgabe 3.0 der Spezifikation wandert der Referenzpunkt auf den Chip und die Zusammen­setzung des Stress-Signals wird komplexer. Weiterhin unterscheidet sich die Definitionsmethode, die den Intersymbol-Interferenz-Kanal (ISI, Inter Symbol Interference) für Empfängertests mit 2,5 und 5 GT/s beschreibt von der für 8 und 16 GT/s. Die Testanforderungen verlangen weiterhin die Rückwärtskompatibilität. Ein Gerät für höhere Datenraten muss auch die Spezifikation für die niedrigeren Datenraten erfüllen.

Für PCIe mit 2,5 GT/s gelten die Empfängerspezifikationen an den Pins des Empfängers. Sie sind identisch für unterschiedliche Taktarchitekturen und für synchrone und asynchrone Betriebsarten. Es ist nur eine einfache Empfänger­maske definiert. Eine Spezifikation für den zufälligen Jitter (RJ, Random Jitter) fehlt, in der Praxis wird daher üblicherweise der für 5 GT/s spezifizierte Wert verwendet. Für den Test der Basisspezifikation braucht man keine De-Emphasis, wohl aber für den Test der CEM-Spezifikation. Die Bestandteile des Stress-Signals sind in Tabelle 1 aufgeführt.

Auch für PCIe mit 5,0 GT/s gelten die Empfängerspezifikationen an den Pins des Empfängers. Die Basisspezifikation definiert unterschiedliche Parameter für CC- und DC-basierte Empfängerdesigns. Die CEM-Spezifikation arbeitet nicht mit CM-SI, aber mit einer zusätzlichen hohen Jitterfrequenz. Rest-SSC (rSSC residual Spread Spectrum Clocking) wird für CC-Betrieb neu eingeführt. rSSC ist eine trianguläre Phasenmodulation, mit der das gestresste Signal (aber nicht der Referenztakt) moduliert wird. Sie steht für den ungünstigsten Unterschied, der zwischen der SSC auf dem Referenztakt und der SSC auf dem eingehenden Datensignal auftreten kann. Die Bestandteile des Stress-Signals zeigt Tabelle 1 (bessere Auflösung als PDF-Download am Ende des Beitrags).

Bild 2: Der Referenzpunkt TP2-P liegt bei der Empfängerspezifikation für 8 GT/s innerhalb des Empfängers. Keysight

PCIe-Empfängertests mit 8 und 16 GT/s

Beim PCIe mit 8,0 GT/s macht die erhöhte Übertragungsrate über den grundsätzlich gleichen Übertragungskanal eine empfängerseitige Frequenzgangkorrektur nötig. Entsprechend wichtiger wird die Messung der Verstärkung des Empfängers. Die Empfängerspezifikation ist daher umfangreicher als bei kleineren Übertragungsraten. Sie gilt für einen Referenzpunkt TP2-P, der hinter CTLE (Continuous Time Linear Equalizer) und DFE (Decision Feedback Equalizer) im Empfänger liegt. Als Folge dieser Verlegung des Referenzpunkts braucht man für die Kalibrierung des Stress-Signals ein Softwarepaket, welches das Verhalten des Empfängers einschließlich der Equalizerstufen und der Taktrückgewinnung simulieren kann (Bild 2). Die Bestandteile des Stress-Signals sind in Tabelle 1 aufgeführt.

Außer Verbesserungen der physikalischen Fähigkeiten des PCIe-Empfängers wurde in den Einmess­vorgang eine senderseitige Frequenzgangkorrektur eingeführt, die den aktuellen Kanal und die Charakteristik von Sender und Empfänger berücksichtigt.

PCI-Express Version 4.0 wird mit 16 GT/s arbeiten. An dieser Spezifikation wird momentan noch gearbeitet, sie ist noch nicht veröffentlicht. Dennoch haben Arbeitsgruppen der PCI-SIG bereits damit begonnen, die Empfängerspezifikationen für Ver. 4.0 und 16 GT/s festzulegen. Die Empfängertests werden vermutlich den Methoden für 8 GT/s-Empfänger ähneln, allerdings mit Verbesserungen im Sinne einer besseren Vergleichbarkeit zwischen unterschiedlichen Testaufbauten. Beim 8-GT/s-Empfängertest hat sich die Einstellung der Breite und Höhe des Augendiagramms basierend auf RJ und DM-SI in Verbindung mit einem Toleranzband von ±2 dB für den Kanal als problematisch erwiesen. Bei Aufbauten mit geringer Dämpfung braucht man erheblich mehr RJ, um das Auge auf den Zielwert zu schließen, als bei Aufbauten mit höherer Dämpfung. Die meisten Empfänger kommen aber mit einer durch Dämpfung im Kanal verursachten ISI erheblich besser zurecht als mit RJ. Daher sind die Testbedingungen der beiden unterschiedlichen Aufbauten möglicherweise nicht vergleichbar. Um den Unterschied zu eliminieren, wird man im Standard die Toleranzen für die Testkanäle enger ziehen müssen. Dafür braucht man dann irgendeine Form von ISI-Anpassung, etwa über eine Auswahl verschiedener ISI-Kanal-Platinen. Die Bestandteile des Stress-Signals zeigt Tabelle 1 (bessere Auflösung als PDF-Download am Ende des Beitrags).

Bild 3: Exemplarischer Aufbau für den Test eines Empfängers einer PCIe-Einsteckkarte bei 8 GT/s. Keysight

Messung der Frequenzgangkorrektur

Für die Frequenzgangkorrektur, die als eigene Prozedur mit PCIe 3.0 eingeführt wurde, braucht man eine neue Mess­proze­dur. Für diese Messungen müssen die Testgeräte mit der Datensicherungsschicht (Link Layer) umgehen können. Man braucht für solche Messungen somit Automaten, die die Verbindungsqualität aushandeln (LTSSM, Link Training Status State Machine), und kann sie nicht wie bei früheren Versionen weglassen. Daher muss ein BERT (Bit Error Rate Tester) um eine LTSSM erweitert werden, um die Verbindungsqualität aushandeln zu können. Früher ließ sich dieser Vorgang mit einem pfiffig gewählten Bitmuster lediglich simulieren, das nach Handshake aussah, aber in Wirklich­keit keines war. Bei klassischen BERTs waren Mustergenerator, De-Emphasis-Signalumsetzer und Fehler­detektor/analysator getrennte Baugruppen oder gar eigenständige Geräte. Mit diesem Aufbau sind heute geforderte Geschwindigkeiten nur schwierig oder überhaupt nicht erreichbar. Daher vereinigen modernere BERTs alle drei Funktionen in einem Gehäuse.

Die Tests der Frequenzgangkorrektur lassen sich in senderseitige und empfängerseitige Tests unter­scheiden. Die Empfängertests gleichen den klassischen Empfängertests mit dem Unterschied, dass der Empfänger des Testobjekts die Einstellung für De-Emphasis und Pre-Shoot für die aktuelle Messung mit dem Sender des BERTs aushandelt. Die Kalibrierung des Stress-Signals ist identisch mit dem bekannten 8-GT/s-Empfängertest. Senderseitige Frequenzgangkorrekturtests konzentrieren sich zum einen auf die physische Kurvenform basierend auf den Anforderungen der Gegenseite und zum anderen auf die Antwortzeit auf Änderungsanforderungen der Gegenseite.

Bei  Anforderungen der Gegenseite geht es um die Änderungen der physischen Kurvenform und darum, dass diese innerhalb der Zielspezifikation bleibt. Dabei sind sowohl  die logische, als auch physische Antwortzeit wichtig. Die logische Antwortzeit ist die Zeit zwischen dem Eingang einer Änderungsanforderung von der Gegenseite bis zur Bestätigung. Die physische Antwortzeit ist die Zeitdauer von Änderungsanforderung bis zur tatsächlichen Änderung der Signalform.

Ein leistungsfähiger BERT

Von Version zu Version hat die PCI-Express-Spezifikation die Grenzen der Datenübermittlung über FR4-Leiter­platten fortlaufend erweitert. Dadurch wurden die Empfänger immer aufwendiger, und man brauchte für deren Test immer ausgefeiltere Testaufbauten und Messgeräte mit immer mehr Messmöglichkeiten. Die Messgerätehersteller hatten sich auf diese neuen Anforderungen einzustellen. Ein gutes Beispiel hierfür ist die Entwicklung der BERT-Systeme von Keysight. Die Markt­einführung des BERT-Systems J-BERT M8020A ist ein Musterbeispiel für die Integration der klassischen Baugruppen eines BERTs in ein einziges Gehäuse. Nur so kann man neue Messmöglichkeiten realisieren, wie etwa die Integration von LTSSM (Link Training and Status State Machine), die man für neue Übertragungsstandards braucht.

(jwa)