Xilinx kündigt die Verfügbarkeit der 4. Generation ihres Designflows für die partielle FPGA-Rekonfigurierung sowie Verbesserungen seiner intelligenten Clock-Gating-Technik an, die eine Reduzierung der Verlustleistung um 24% in den dynamischen Block-RAMs in Schaltungen ergeben, die mit den Virtex-6-FPGAs aufgebaut sind.

Entwickler können sich die ISE-Design-Suite 12.2 ab sofort herunter laden, um die Vorteile eines einfacher einzusetzenden, intuitiven Designablaufs für die partielle Rekonfiguration zu nutzen und auch einen weiteren Schritt hin zur Reduzierung der Verlustleistung und der Systemkosten insgesamt zu machen. Zusätzlich ist jetzt in der neusten Version von ISE auch eine preiswerte Simulationslösung für den eingebetteten Designflow enthalten.


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