Zeitverschachtelte 2-Kanal-A/D-Wandler in Echtzeit kalibrieren

Mit dem zunehmenden mobilen Datenverkehr müssen auch die Empfängerarchitekturen in der Kommunikationsinfrastruktur mithalten. Ein Ansatz ist hier, mit Software Defined Radio (SDR) die Flexibilität zu erhöhen: Diese softwaredefinierten Funksysteme erfassen das HF-Signal direkt an der Antenne und stellen der nachfolgenden Signalverarbeitung bereits ein digitales Signal mit hoher Dynamik zur Verfügung. Dazu müssen die ADCs extrem schnell arbeiten. Eine einfache Möglichkeit, die Geschwindigkeit eines ADC zu verdoppeln, ist der parallele Betrieb von zwei A/D-Wandlern mit phasenverschobenen Abtastraten (TIADC, Time-Interleaved ADC). Dabei sind kleine Fehlanpassungen zwischen den Übertragungsfunktionen der Sub-ADCs unvermeidbar. Diese verfälschen das Trägersignal und verschlechtern den erzielbaren Dynamikbereich. Es gibt vier Fehlerarten:

• DC-Offset-Fehler
• Statischer Verstärkungsfehler
• Timing-Fehler
• Bandbreitenfehler

Der DC-Offset-Fehler ist in der Praxis durch digitale Kalibrierung einfach handhabbar. Der Bandbreitenfehler ist am schwierigsten zu regeln und erfordert ein sorgfältiges Design und Layout. Dieser Beitrag konzentriert sich auf die Kalibrierung des Verstärkungs- und Timingfehlers, da sie den wesentlichen Anteil des Dynamikverlustes ausmachen.

Verstecktes Kalibrierungssignal

In der Praxis nutzt keine Schaltung die Nyquist-Bandbreite eines ADC vollständig, da die Anti-Aliasing-Filter nur eine begrenzte Flankensteilheit besitzen: Im freien Band im Roll-off-Bereich des Anti-Aliasing-Filters kann man daher ein kleines Kalibrierungssignal verstecken. Am besten eignet sich eine Sinuswelle mit hoher spektraler Reinheit. Die Amplitude muss dabei klein genug sein, um dem Dynamikbereich des ADCs nicht zu schaden, und sie muss gerade groß genug sein, um eine ausreichende Schätzgenauigkeit zu ermöglichen. Versuche zeigen, dass ein Pegelbereich von -40 bis -35 dB_FS den besten Kompromiss für einen 14-Bit-ADC bietet. Außerdem muss die Frequenz des Kalibrierungssignals auf spezielle diskrete Werte beschränkt sein, um die Komplexität der digitalen Signalverarbeitungsalgorithmen zu verringern:

• F_cal = ((2P+S)/8K) · F_s

Bild 1: Der Frequenzplan zeigt das erwünschte 1. Nyquist-Band (links) und das per Anti-Aliasing-Filter ausgeblendete 2. Nyquist-Band (rechts). Im Roll-off-Bereich des Filters lässt sich ein Kalibrierungssignal einschleusen (roter Pfeil).IDT

In dieser Gleichung steht F_s für die TIADC-Abtastfrequenz; P und K sind ganze Zahlen ohne Vorzeichen, und S = ±1 je nach Lage des Kalibrierungssignals im Bezug auf den Rand der Nyquist-Zone (Bild 1). Dieses Signal lässt sich einfach auf dem Chip erzeugen – mit einer Fractional-N-PLL-Schaltung, die den ADC-Takt als Referenzsignal nutzt. Wird K hoch genug gewählt, findet das Aliasing der Harmonischen des Kalibrierungssignals außerhalb des nutzbaren Bandes statt, was die Filteranforderungen vereinfacht. Für die Schwingungsanpassung eignet sich ein programmierbares Dämpfungsglied am Ausgang der PLL.

ADC-Ausgänge

Wenn das Kalibrierungssignal als Eingang der beiden Sub-ADCs dient und x₀ und x₁ die Ausgänge bezeichnen, dann lässt sich aus der Gleichung für F_cal ableiten, dass die beiden Signale über die folgende Formel verknüpft sind (Rauschen wird vernachlässigt):

• x₁ (n) = h₀ x₀ (n) + h₁ x₀ (n-K)

Die Koeffizienten h₀ und h₁ dieses linearen Filters stehen in Bezug zum Verstärkungsfehler g und dem Timingfehler Δt:

• h₀ = g cos θ
• h₁ = S(-1)^P+1 g sin θ

Dabei gilt:

• θ = ω_cal (1+d)
• ω_cal = π (2P+S)/4K
• d = ∆tF_s

Diese nichtlinearen Gleichungen lassen sich durch eine Näherung erster Ordnung linearisieren und invertieren – vorausgesetzt, die Fehlanpassungen im Design sind klein genug.

Schätzalgorithmus

Der Schätzalgorithmus umfasst drei Schritte. Zunächst extrahiert und entfernt ein LMS-Algorithmus (Least-Mean-Squares) das Kalibrierungssignal aus dem Ausgang des Sub-ADCs, woraus sich die diskreten Zeitsignale x₀ und x₁ ergeben. Dieser Algorithmus erfordert digitale Cosinus-/Sinus-Referenzsignale mit der Kalibrierungsfrequenz. Das Cosinus-Signal lässt sich mit einer kleinen LUT (Look Up Table) der Größe 4K erzeugen, wobei in Praxis K < 64 ausreicht. Das Sinus-Signal entsteht mit einer einfachen Verzögerung K aus dem Cosinus.

Bild 2: Im Hintergrund ablaufende Schätzung des Verstärkungs- und Timingfehlers durch einen adaptiven 2-Tap-Digitalfilter.IDT

Im zweiten Schritt werden die Koeffizienten h₀ und h₁ mittels LMS-Algorithmus aus den extrahierten x₀– und x₁-Signalen geschätzt (Bild 2). Im dritten Schritt gilt es, die Verstärkungs- und Timingfehler aus den linearisierten Gleichungen zu berechnen.

Nach der Schätzung werden die Verstärkungs- und Timingfehler in eine digitale Korrektureinheit eingespeist. Die Verstärkung lässt sich über einen einfachen digitalen Multiplizierer kompensieren. Die Korrektur des Timingfehlers erfolgt über einen modifizierten Bruchverzögerungsfilter. Dank der Mehrphasigkeit und Symmetrie lässt sich die Komplexität des Filters verringern. Sowohl die Schätzungs- als auch die Korrektureinheit arbeiten mit der Abtastrate des Sub-ADC. Wer den Algorithmus weiter optimieren muss, kann eine Unterabtastung für die Schätzeinheit versuchen.

Bild 3: Das Blockdiagramm des Testaufbaus zeigt links die Signalauswertung und -Kompensierung und rechts die beiden AD-Wandler, die zeitversetzt arbeiten.IDT

Machbarkeitsstudie

Als Proof of Concept dienen im Folgenden der Testaufbau in Bild 3 mit einem zusammengesetzten Testsignal, bestehend aus einem LTE-Trägersignal und einem Kalibrierungssignal:

• 20-MHz-LTE-Träger mit einer Mittenfrequenz von 300 MHz (TM3.1)
• 253,44-MHz-Kalibrierungs-Sinuswelle mit -35 dB_FS und den Parametern S = 1, K = 8, P = 2K

Der Aufbau bietet eine sehr hohe Dynamik aufgrund geringer Störungen sowie eines hochlinearen D/A-Wandlers (IDTDAC1653D) und DVGA-Verstärkers (IDTF1241). Als Testobjekt dient ein handelsüblicher 14-Bit-/500-MSample/s-TIADC mit hochauflösenden, justierbaren Verstärkungs- und Timingfehlern. Ein FPGA erfasst die ADC-Rohdaten und verarbeitet sie mit IDTs Kalibrierungsalgorithmus, der als Matlab-Code bereitsteht. Die Verstärkungs- und Timingfehler des TIADC werden auf etwa 0,5 dB und 5 ps eingestellt, um eine Worst-Case-Situation zu simulieren.

Bild 4: Leistungsspektrum eines 300-MHz-LTE-Trägers vor (oben) und nach der Kalibrierung (unten).IDT

Bild 4 zeigt die Leistungsspektren der Daten vor und nach der Kalibrierung. Das LTE-Trägerprofil (bei -80 dB_FS vor der Kalibrierung) sinkt nach der Kalibrierung um etwa 30 dB auf -110 dB_FS. Das Kalibrierungssignal und sein Spiegel wurden durch die Extraktion und den Auslöschungsalgorithmus vollständig aufgehoben. Der Algorithmus erreichte das mit etwa 200 µs Konvergenzzeit.

Für Bild 5 blieb das Kalibrierungssignal unverändert, und die LTE-Trägermittenfrequenz durchlief 50 bis 400 MHz, um das Frequenzverhalten zu beurteilen. Die entsprechende Spiegelunterdrückung ist in Bild 5 zu sehen; sie zeigt eine um mindestens 30 dB verbesserte Dynamik über die beiden ersten Nyquist-Bänder. Wie erwartet, nimmt die Spiegelunterdrückung mit der Frequenz ab – begrenzt durch den Bandbreitenfehler, der nicht korrigiert wird.

Bild 5: Spiegelunterdrückung (Y-Achse) und LTE-Trägerfrequenz (X-Achse) mit festem Kalibrierungssignal.IDT

Fazit

HF-A/D-Wandler sind wichtige Bestandteile für Software-Defined-Radio-Systeme der nächsten Generation. Die zeitverschachtelte Architektur wird für sehr hohe Abtastraten und eine geringe Stromaufnahme genutzt – allerdings auf Kosten der Dynamik. Ein eingeschleustes Kalibrierungssignal außerhalb des Nutzbandes verbessert die Dynamik erheblich, da ein einfacher Kalibrierungsalgorithmus die Verstärkungs- und Timingfehler senken kann. Messungen mit 14-Bit-/500-MSample/s-Prototypen zeigten eine um 30 dB verbesserte Dynamik über die beiden ersten Nyquist-Bänder. Die hier vorgeschlagene Methode kann in Hochgeschwindigkeitsanwendungen zum Einsatz kommen, solange das Verstärkungs-/Timing-Fehlanpassung-Fehlermodell unverändert bleibt.

(lei)