Auf einen Blick

Die derzeit verfügbaren Analyse-Tools für PCB-PI bieten der Designer-Community nach wie vor eine gute Unterstützung. Sie sind allerdings effizienter, wenn sie mit einem Constraint-basierten Front-to-Back-Ansatz kombiniert werden. Jedes Teammitglied kann dann seine individuellen Aufgaben effizienter erfüllen und Informationen zu den Design-Vorgaben an die Kollegen weitergeben, sodass der gesamte Design-Flow effizienter wird. Außerdem werden die anfangs für den PI-Experten definierten Analyse-Einstellungen genutzt und damit die Kommunikation von Design-Änderungen vom Backend zu seinen Kollegen im Frontend erleichtert.

Es gibt zwei Facetten des Power-Integrity-(PI)-Problems: DC und AC. Die DC-PI gewährleistet, dass eine entsprechende Versorgungsspannung an alle aktiven Bauelemente auf der Baugruppe geliefert wird (IR Drop Analyse). Es wird sichergestellt, dass die Stromdichte in den Metallschichten und der Gesamtstrom durch Vias und somit auch die maximale Temperatur für die Metall- und Substrat-Materialien eingehalten werden. Die AC-PI befasst sich dagegen mit transienten Störspannungen innerhalb des Stromversorgungsnetzwerkes (PDN, Power Delivery Network). Die gesamte Abweichung von der Nennspannung entspricht der Summe von DC-Spannungsabfall und AC-Störungen.

DC-PI ist von der Stromdichte in den Leiterbahnen abhängig. Mittlerweile ist die DC-PI-Analyse eines Designs für viele OEMs eine Sign-Off-Anforderung. Bild 1 zeigt links typische Ergebnisse für die Stromdichte. Da die Leitfähigkeit von Metallen temperaturabhängig ist, erfordert der DC-Spannungsabfall eine nichtlineare Analyse. Fallstudien für Hochleistungsdesigns verdeutlichen, dass sich die Ergebnisse einer Spannungsabfallanalyse um mehr als 20 Prozent ändern, wenn auch Temperatureffekte beachtet werden. Eine entsprechende Lösung wurde in Cadence Sigrity PowerDC implementiert. Eine lineare elektrische Analyse wird zuerst bei Raumtemperatur durchgeführt und der resultierende Leistungsverlust dann für eine lineare thermische Analyse genutzt. Anschließend erfolgt eine weitere lineare elektrische Analyse, wobei jeweils die lokale temperaturabhängige Leitfähigkeit berücksichtigt wird. Dieser Prozess läuft iterativ bis eine genaue Charakterisierung des Spannungsabfalls vorliegt.

Bild 1: Durch die DC-Leistungsverteilung verursachte Stromdichte (links) und Temperaturverteilung (rechts) für ein Design. Zwei lineare Lösungen werden miteinander gekoppelt, um eine nichtlineare Elektro-Thermische-Analyse zu ermöglichen.

Bild 1: Durch die DC-Leistungsverteilung verursachte Stromdichte (links) und Temperaturverteilung (rechts) für ein Design. Zwei lineare Lösungen werden miteinander gekoppelt, um eine nichtlineare Elektro-Thermische-Analyse zu ermöglichen.Cadence Design Systems

Die AC-PI wird durch Spannungsreglermodule, Schleifeninduktivität, Entkoppelkondensatoren (Decaps) und Flächenkapazität beeinflusst. AC-PI-Effekte sind meist globaler Natur aufgrund der Flächenresonanz, Kopplung zwischen den Flächen und gemeinsamen Bezugsflächen, und erfordern so eine Analyse der gesamten Baugruppe. Die am häufigsten genutzte AC-PI-Analyse für Leiterplatten ist eine Kombination aus Schaltungstheorie und elektromagnetischer (EM) Analyse. Beispiele dieses Ansatzes sind Cadence Sigrity Power SI und Cadence Sigrity Speed 2000. Das Power-Delivery-Network-(PDN)-Verhalten sogar von sehr großen und komplexen Leiterplatten kann von DC bis zu mehreren Gigahertz in relativ kurzer Zeit genau charakterisiert werden.

Bild 2: Impedanzprofil und transiente PDN-Störungen eines DIMM vor und nach der Optimierung durch die Decap-Implementierung.

Bild 2: Impedanzprofil und transiente PDN-Störungen eines DIMM vor und nach der Optimierung durch die Decap-Implementierung.Cadence Design Systems

Eine transiente PI-Analyse mag attraktiv erscheinen, da sie direkt Störsignale aufzeigt, wird jedoch in der Regel seltener durchgeführt als eine Impedanz-Analyse im Frequenzbereich. Ziel-Impedanz-Profile werden als PI-Constraints genutzt, eine niedrigere Impedanz entspricht geringeren transienten Störungen. Selbst ohne Spezifikation des Anbieters kann eine geeignete Zielimpedanz auf der Basis der Bauteilspezifikation für die Störspannung und den AC-Schaltstrom geschätzt werden. Bild 2 zeigt einen Vergleich der Ergebnisse aus dem Frequenz- und dem Zeitbereich. Mithilfe von Cadence Sigrity Optimize PI konnte eine Impedanz-Spitze in der Nähe von 800 MHz durch die Verwendung eines alternativen Sets von Decaps bei einem DIMM-Modul deutlich reduziert werden. Die Spitze-Spitze-PDN-Störungen ließen sich bei dem optimierten Design um 12 Prozent reduzieren, während die Bauteil- und Fertigungskosten der Decap-Implementierung um 21 Prozent reduziert wurden.

Ein Teamansatz für die Leistungsintegrität

Bild 3: Aufgaben und Verantwortungen des PCB-PI-Design-Teams.

Bild 3: Aufgaben und Verantwortungen des PCB-PI-Design-Teams.Cadence Design Systems

Bisherige DC- und AC-PI-Lösungen haben sich auf Analyseansätze für PI-Experten konzentriert, ein mehr teamorientierter PI-Ansatz wäre hilfreich: Ein von allen beherrschbarer Ansatz, der mit einfachen Analysen umsetzbare Ergebnisse liefert. Ein PCB-PI-Team würde so drei Mitglieder umfassen: Entwicklungsingenieur, Layout-Entwickler und PI-Analyse-Experten (Bild 3).

Eine seit Kurzem von Cadence verfügbare Lösung verdeutlicht das Konzept eines solchen Ansatzes: Allegro Sigrity PI. Dies ist der erste Constraint-basierte Front-to-Back-PI-Ansatz für elektronische Baugruppen und IC-Gehäuse. Sein einzigartiger Vorteil besteht in der Art der Verwendung vorhandener Analyse-Algorithmen und der Nutzung der Analyse-Ergebnisse. Durch diesen Teamansatz können die Entwicklungsingenieure und Layout-Entwickler früher und effektiver zum Erreichen der PCB-PI beitragen.

PCB-Entwicklungsingenieure müssen die erste Stückliste (BOM) für eine Machbarkeitsstudie erstellen und elektrische Design-Vorgaben festlegen. Sie arbeiten unabhängig von DC-PI-Problemen, befassen sich aber mit der AC-PI, da sie Decaps hinzufügen und in die Stückliste aufnehmen müssen. Einige Bauteilanbieter stellen Datenblattrichtlinien für die Decap-Auswahl zur Verfügung, bislang gibt es keinen Mechanismus, der im Backend Richtwerte bei der Platzierung unterstützt.

Bild 4: PI-Constraint-Set aus der Sicht des Constraint-Managers.

Bild 4: PI-Constraint-Set aus der Sicht des Constraint-Managers.Cadence Design Systems

Constraint-basierte Design-Methoden vereinheitlichen die Design-Vorgaben und ermöglichen die Automatisierung unterschiedlichster Aufgaben. PI Constraint-Sets (PI Csets) werden hinzugefügt, um alle Bauteil-relevanten PI-Informationen zu speichern. Die Entwicklungsingenieure können damit Design-Vorgaben für alle Bauteile schnell und vollständig definieren. PI Csets automatisieren auch die Instantiierung der Bauteile und fügen diese in die Stückliste ein. Ein Beispiel eines PI Csets ist in Bild 4 dargestellt. PI Csets enthalten Informationen für alle Versorgungsnetze wie Decap-Bauteilnamen, Anzahl der jeweiligen Komponenten, Gehäusetyp und Richtlinien für die Platzierung.

Bild 5: Single-Point-Analyse-Ergebnisse im Power Feasibility Editor.

Bild 5: Single-Point-Analyse-Ergebnisse im Power Feasibility Editor.Cadence Design Systems

Die Erstellung der PI Csets lässt sich mit dem Power Feasibility Editor (PFE) automatisieren. Er stellt einen Mechanismus zur Verfügung, um die Decap-Auswahl aus dem Datenblatt und die Richtlinien für die Platzierung einzugeben (Bild 5). Daneben liefert das PI Cset dem Layout-Entwickler auch die Zuordnung der Decaps zu den Bauteilen und Versorgungsleitungen, was eine zuverlässigere Platzierung ermöglicht. Der PFE bietet auch eine angenäherte und detaillierte Analyse vor dem Layout und Platzierung von Decaps an.

Im Gegensatz zu den Entwicklungsingenieuren befasst sich der Layout-Entwickler mit den DC-PI-Problemen. Er kontrolliert die Form der Groundplanes und Vias, da diese Einfluss auf den DC-Spannungsabfall haben und nutzt die Ergebnisse dieser DC-PI-Analyse für entsprechende Änderungen. Deshalb bietet Allegro Sigrity PI einen Zugriff auf Einstellungen und Ergebnisse des DC-Spannungsabfalls innerhalb der Layout-Umgebung.

Bild 6: Splitscreen-Darstellung des Layouts (links) und Analyse-Ergebnisse des Spannungsabfalls (IR Drop) (rechts).

Bild 6: Splitscreen-Darstellung des Layouts (links) und Analyse-Ergebnisse des Spannungsabfalls (IR Drop) (rechts).Cadence Design Systems

Auf einem geteilten Bildschirm werden die Analyse-Ergebnisse dargestellt, der Layout-Entwickler nimmt Änderungen im Hinblick auf den DC-Spannungsabfall und die Stromdichte vor (Bild 6). Die beiden Darstellungen sind synchronisiert, zum Beispiel bei einer Änderung der angezeigten Lagen, oder beim Zoomen und Verschieben. Dadurch kann der Layout-Entwickler ein erstes Layout erstellen noch bevor der PI-Analyse-Experte hinzugezogen wird.

Die Platzierung der Decaps hat einen großen Einfluss auf den AC-PI-Erfolg. Je näher Decaps an Bauteilen platziert sind, desto größer der Effekt auf die PI. Werden die Decaps zu weit von einem Bauteil platziert, dann können sie den notwendigen Schaltstrom nicht liefern und sind somit ineffizient. Die aktuellen Design-Methoden bieten meist kaum Hilfen bei der Platzierung von Decaps, dagegen ermöglichen die beschriebenen PI Csets eine wirksamere Hilfe für den Layout-Entwickler – das zugehörige Bauelement und die Versorgungsleitungen sowie Richtlinien für die Platzierung sind im PI Cset enthalten und werden angezeigt. Drei optionale Platzierungshilfen sind verfügbar: Abstand zwischen Bauelement und Decap auf der Oberseite oder Gleiches auf der Unterseite und effektiver Radius des Decap (Bild 7). Die ersten beiden sind im PI Cset definiert und selbsterklärend. Der effektive Radius des Decap entspricht dem Wirkungskreis. Dieser ist von der Art der Kontaktierung und dem Kondensator selbst abhängig. Der Wert wird dynamisch berechnet, da hierzu die umgebenden Metallflächen der jeweiligen Versorgungs- und Masse-Ebenen auf der Leiterplatte herangezogen werden.

Bild 7: Layout-Darstellung bei der Decap-Platzierung des Bauteils U0501 mit Entfernungen auf der Ober- (gelb) und Unterseite (blau) sowie effektiver Decap-Radius (weißer Kreis).

Bild 7: Layout-Darstellung bei der Decap-Platzierung des Bauteils U0501 mit Entfernungen auf der Ober- (gelb) und Unterseite (blau) sowie effektiver Decap-Radius (weißer Kreis).Cadence Design Systems

Design-Vorgaben und Analyse-Einstellungen, die von den Entwicklungsingenieuren und Layout-Entwicklern eingegeben wurden, sind auch für die PI-Analyse-Experten verfügbar, um die Einstellung für die ausführliche PI-Analyse zu erleichtern. Die PI Csets dienen als ein komfortabler Mechanismus, um aktualisierte Platzierungsrichtlinien oder eine Änderung der Decap-Auswahl (entweder Typ oder Menge) für eine bestimmte Bauteil-Instanz (PI Cset) oder alle Bauelemente zu kommunizieren. Änderungen an den PI Csets werden zurück an den Entwicklungsingenieur gemeldet und ermöglichen eine automatisierte Aktualisierung des Schaltplans und der Stückliste.