Bild 1a: Typische High-Speed Wandler-zu-FPGA-Interconnect-Konfigurationen einer ADC-Applikation mit JESD204A/B Interface.

Bild 1a: Typische High-Speed Wandler-zu-FPGA-Interconnect-Konfigurationen einer ADC-Applikation mit JESD204A/B Interface.Xilinx

Neue Anwendungen sowie Weiterentwicklungen bestehender Lösungen bewirken einen steigenden Bedarf an Breitband-Wandlern mit immer höheren Abtastfrequenzen und Auflösungen. Die Übertragung von Daten aus und in diese Breitband-Wandler hinein stellt ein signifikantes Entwicklungsproblem dar, weil die begrenzten Bandbreiten bestehender I/O-Technologien mehr Pins an den Wandlern verlangen. Als Folge davon hat sich die Komplexität von System-PCB-Designs im Hinblick auf die Interconnect-Dichte zunehmend erhöht. Die Herausforderung besteht im Routing einer großen Zahl schneller Digitalsignale, wobei gleichzeitig das elektrische Rauschen beherrscht werden muss. Durch die Verfügbarkeit von Breitband-Wandlern, die Abtastraten im GSample/s-Bereich bieten und weniger Interconnects aufweisen, lassen sich einerseits das Leiterplattenlayout vereinfachen und andererseits bei gleicher System-Performance Produkte mit kleinerem Formfaktor entwickeln.

Bild 1b: Typische High-Speed Wandler-zu-FPGA-Interconnect-Konfigurationen einer DAC-Applikation mit JESD204A/B Interface.

Bild 1b: Typische High-Speed Wandler-zu-FPGA-Interconnect-Konfigurationen einer DAC-Applikation mit JESD204A/B Interface.Xilinx

Die Märkte verlangen unaufhörlich Systemprodukte mit immer mehr Leistungsmerkmalen und höherem Funktionsumfang sowie ständig höherer Leistungsfähigkeit. Dies treibt den Bedarf an höheren Daten-Handling-Kapazitäten voran. Das schnelle A/D-Wandler- und D/A-Wandler-zu-FPGA-Interface ist im Hinblick darauf, dass System-OEMs die datenintensiven Anforderungen ihrer kommenden Produktgenerationen erfüllen möchten, zu einem begrenzenden Faktor geworden. Die serielle Schnittstellenspezifikation JESD204B wurde speziell entwickelt, um dieses Problem zu lösen. Sie adressiert daher insbesondere diese kritische Datenverbindung. Bild 1 zeigt typische schnelle Wandler-zu-FPGA-Interconnect-Konfigurationen gemäß JESD204A/B.

Bedeutende Endsystem-Applikationen, welche die Entwicklung dieser Spezifikation treiben, sowie der Unterschied zwischen serieller LVDS- und JESD204B-Schnittstelle sind Gegenstand des weiteren Beitrags.

Auf einen Blick

Der serielle Schnittstellenstandard JESD204B reduziert die Zahl digitaler Ein- und Ausgänge zwischen High-Speed Wandlern und FPGAs sowie anderen Bauteilen. Durch weniger Interconnects vereinfacht sich das Layout und es wird möglich, Produkte mit kleinerem Formfaktor zu realisieren (Bild 3). Diese Vorteile sind für eine Reihe von schnellen Wandler-Applikationen wichtig. Dazu gehören Transceiver für die Mobilfunk-Infrastruktur, Software-defined Radios, bildgebende Systeme für die Medizin sowie Radar und sichere Kommunikation. Analog Devices ist von Anfang an aktives Mitglied im JESD204 Standards Committee und hat konforme Wandlertechnologie, Tools und ein umfangreiches Produktangebot mit zugehöriger Roadmap entwickelt.

Anwendungen für JESD204B

Wireless-Infrastruktur-Transceiver: OFDM-basierte Technologien wie LTE, die in heutigen Transceivern für die Mobilfunk-Infrastruktur eingesetzt werden, nutzen in FPGAs oder System-on-Chip-Bauteilen implementierte DSP-Blöcke, um Elemente von Antennen-Arrays zu treiben und Signale für die Mobiltelefone aller Mobilfunkkunden zu erzeugen. Jedes Array-Element kann verlangen, dass pro Sekunde Hunderte von Megabyte Daten zwischen FPGAs und Wandlern im Übertragungs- oder Empfangsmode „bewegt“ werden.

Software-defined Radios: Heutige Software-defined Radios arbeiten mit modernen Modulationsverfahren, die On-the-Fly rekonfiguriert werden können und schnell zunehmenden Kanalbandbreiten, um beispiellos hohe drahtlos übertragene Datenraten zu liefern. Effiziente FPGA-zu-Wandler-Schnittstellen mit geringer Stromaufnahme und nur wenigen Pins im Antennenpfad spielen eine wichtige Rolle und müssen bestimmte Kriterien hinsichtlich ihrer Leistungsfähigkeit erfüllen. Software-defined Radio-Architekturen sind ein wesentlicher Teil der Transceiver-Infrastruktur für Multicarrier, Multimode Wireless-Netzwerke, die GSM, EDGE, W-CDMA, LTE, CDMA2000, WiMAX und TD-SCDMA unterstützen.

Medizinische Imaging-Systeme: Bildgebende Systeme für die Medizin, darunter Ultraschall- und CT-Geräte sowie Kernspin-Tomografen (MRIs) und anderes Equipment erzeugen Daten auf vielen Kanäle, die durch einen Datenwandler zu FPGAs oder DSPs gelangen. Ständig steigende I/O-Zahlen treiben die Anzahl an Bauteilen sowie die Komplexität in die Höhe, indem sie den Einsatz von Interposern verlangen, um FPGA- und Wandler-Pinout aufeinander abzustimmen. Dies erhöht die Kosten und die Komplexität des Kundensystems. Eine effizientere Lösung ermöglicht das JESD204B-Interface.

Radar und sichere Kommunikation: Zunehmend höher entwickelte Pulsstrukturen bei den heutigen fortschrittlichen Radarempfängern treiben die Signalbandbreiten in Richtung 1GHz und höher. Die neuesten Generationen von AESA-Radarsystemen (Active Electronically Scaled Array) können Tausende von Elementen haben. SERDES-basierte serielle Schnittstellen mit hoher Bandbreite sind erforderlich, um die Datenwandler der Array-Elemente an die FPGAs oder DSPs, die eintreffende Datenströme verarbeiten und ausgehende erzeugen, anzuschließen.

Seriell-LVDS oder JESD204B?

Tabelle 1: Vergleich zwischen seriellen LVDS- und JESD204-Spezifikationen.

Tabelle 1: Vergleich zwischen seriellen LVDS- und JESD204-Spezifikationen. Analog Devices

Um die beste Auswahl zwischen Wandlerprodukten, die entweder LVDS oder die unterschiedlichen Versionen der seriellen Interface-Spezifikation JESD204 nutzen, ist ein Vergleich der Leistungsmerkmale und Fähigkeiten beider Schnittstellen nützlich (Tabelle 1). Auf SERDES-Level ist ein auffallender Unterschied zwischen LVDS und JESD204 bezüglich der Lane-Datenrate festzustellen. JESD204 unterstützt gegenüber LVDS mehr als die dreifache serielle Link-Geschwindigkeit pro Lane. Beim Vergleich der High-Level Leistungsmerkmale wie Multi-Device Synchronisierung, deterministische Latenz und Harmonische Taktung ist JESD204B das einzige Interface, das diese Funktion bietet. Systeme, die mehrkanalige Breitband-Wandler verlangen, die wiederum empfindlich gegenüber deterministischer Latenz über alle Lanes und Kanäle sind, können LVDS oder Parallel-CMOS nicht effizient nutzen.

LVDS-Überblick

Low-Voltage Differential Signaling (LVDS) ist die herkömmliche Methode zur Verbindung von Datenwandlern mit FPGAs oder DSPs. LVDS wurde 1994 mit dem Ziel eingeführt, größere Bandbreiten und einen geringeren Energieverbrauch als die bestehenden RS-422- und RS-485-Differenzial-Übertragungsstandards zu erzielen. LVDS wurde mit der Veröffentlichung von TIA/EIA-644 im Jahr 1995 standardisiert. Der Einsatz von LVDS ist in den späten 1990er Jahren gestiegen. Der Standard wurde mit der Veröffentlichung von TIA/EIA-644-A im Jahr 2001 überarbeitet.

LVDS arbeitet mit differenziellen Signalen mit kleinen Spannungshüben für die schnelle Datenübertragung. Der Transmitter treibt typisch ±3,5 mA mit einer zum Logikpegel passenden Polarität. Dieser Strom fließt durch einen 100-Ω-Widerstand und erzeugt ±350 mV am Empfänger. Der Dauerstrom (Always-on) wird in verschiedene Richtungen geroutet, um logische Null- und Eins-Pegel zu erzeugen. Die Always-on-Eigenschaft von LVDS hilft, durch simultanes Schalten erzeugte Rauschspitzen und potenzielle elektromagnetische Interferenzen zu eliminieren, die manchmal auftreten, wenn bei massebezogenen Technologien Transistoren ein- und ausgeschaltet werden. Die differenzielle Eigenschaft von LVDS bietet auch eine beachtliche Immunität gegenüber Gleichtaktrauschquellen. Der Standard TIA/EIA-644-A empfiehlt eine maximale Datenrate von 655 MBit/s, obwohl er eine mögliche Geschwindigkeit von über 1,9 GBit/s für ein ideales Übertragungsmedium voraussagt.

Bild 2: Herausforderungen beim Systemdesign und den Interconnects mit parallel CMOS oder LVDS.

Bild 2: Herausforderungen beim Systemdesign und den Interconnects mit parallel CMOS oder LVDS.Analog Devices

Der enorme Anstieg der Zahl und Geschwindigkeit von Datenkanälen zwischen FPGAs oder DSPs und Datenwandlern, insbesondere in den oben beschriebenen Applikationen, hat mehrere Probleme mit dem LVDS-Interface hervorgerufen (Bild 2). Die Bandbreite einer differenziellen LVDS-Leitung ist in der realen Welt auf etwa 1,0 GBit/s begrenzt. In vielen aktuellen Anwendungen schafft dies die Notwendigkeit für eine erhebliche Zahl an PCB-Interconnects mit hoher Bandbreite, von denen jede eine potenzielle Fehlerquelle darstellt. Die große Zahl an elektrischen Verbindungen auf dem Board (Traces) erhöht auch die Komplexität der Leiterplatte oder den Formfaktor des Produkts. Dies wiederum führt zu höheren Entwicklungs- und Herstellungskosten. In manchen Anwendungen wird die Wandler-Schnittstelle zum begrenzenden Faktor beim Erreichen der erforderlichen System-Performance in nach Bandbreite hungrigen Anwendungen.

JESD204B-Überblick

Der serielle Schnittstellenstandard JESD204 für Wandler wurde vom JEDEC Solid State Technology Association Committee JC-16 für Interface-Technologie geschaffen. Dabei verfolgte man das Ziel, für Datenwandler eine serielle Schnittstelle mit höheren Geschwindigkeiten zu realisieren, um die Bandbreite erhöhen und die Zahl der digitalen Ein- und Ausgänge zwischen schnellen Wandlern und anderen Bauteilen reduzieren zu können. Der Standard baut auf der von IBM entwickelten 8b/10b Encoding-Technologie auf. Diese macht Frame Clock und Daten Clock überflüssig und ermöglicht die Kommunikation über einzelne Leitungspaare mit wesentlich höherer Geschwindigkeit.

2006 hat die JEDEC die Spezifikation JESD204 für eine einzelne 3,125 GBit/s Datenleitung veröffentlicht. Das JESD204-Interface ist selbst-synchron. Dies bedeutet, dass man die Länge der Verbindungsleitungen auf der Leiterplatte nicht kalibrieren muss, um Laufzeitverzögerungen des Taktsignals (Clock Skew) zu vermeiden. JESD204 nutzt die SerDes-Ports, die bei vielen FPGAs vorhanden sind, um General-Purpose I/O frei zu bekommen.

JESD204A, veröffentlicht 2008, bietet zusätzlich Unterstützung für mehrere zeitlich ausgerichtete (Time-aligned) Datenverbindungen und Lane-Synchronisierung. Diese Verbesserung ermöglicht den Einsatz von Wandlern mit höherer Bandbreite und mehreren synchronisierten Wandlerkanälen. Dies ist besonders wichtig bei Transceivern für die Mobilfunk-Infrastruktur, wie sie in Mobilfunk-Basisstationen eingesetzt werden. JESD204A bietet auch Unterstützung bezüglich der Synchronisierung mehrerer Bauteile. Nützlich ist dies bei Geräten wie bildgebende Systeme für die Medizin, die viele ADCs enthalten.

Bild 3: Der JESD204-Standard mit seiner seriellen High-Speed I/O-Fähigkeit vereinfacht das Layout der System-Leiterplatte.

Bild 3: Der JESD204-Standard mit seiner seriellen High-Speed I/O-Fähigkeit vereinfacht das Layout der System-Leiterplatte.Analog Devices

JESD204B, die dritte Revision der Spezifikation, erhöht die maximale Lane-Rate auf 12,5 GBit/s und hat deterministische Latenz hinzubekommen. Dadurch wird der Synchronisierungsstatus zwischen Empfänger und Transmitter übermittelt. Harmonisches Clocking, ebenfalls mit JESD204B eingeführt, ermöglicht es, mit deterministischer Phasenlage ein schnelles Wandlertaktsignal aus einem langsameren Eingangstaktsignal zu gewinnen.