Entwickler von Analog- und Mixed-Signal-ICs suchen ständig neue Möglichkeiten, um auf der Basis der ihnen zur Verfügung stehenden Prozesstechnologien Bauteile zu realisieren, die gegenüber ihren Vorgängern eine höhere Leistungsfähigkeit erreichen, weniger Energie verbrauchen und kostengünstiger sind. Die Annahme, wesentliche Fortschritte und Weiterentwicklungen ließen sich nur bei einem Technologiesprung von einem Prozess mit größeren Halbleiterstrukturen auf einen kleineren Technologieknoten erzielen, ist irreführend. Vielmehr lässt sich ein ähnlich großer Effekt im Laufe der Zeit durch eine Ansammlung von vielen kleinen oder inkrementellen Verbesserungen erreichen.

Analog- und Mixed-Signal-ICs zum Beispiel enthalten I/O- beziehungsweise Peripheriezellen, die Entwickler als Signal- und Versorgungsschnittstellen zu anderen Komponenten nutzen. Durch das Optimieren dieser Peripheriezellen lassen sich gemäß obiger Aussage viele kleine Verbesserungen erzielen, die sich auf die Leistungsfähigkeit eines IC insgesamt auswirken.

Ständig verbesserte Peripheriezellen

Im Rahmen kontinuierlicher Forschungs- und Entwicklungsmaßnahmen bringen Hersteller von Analog-ICs, Auftragsfertiger (Foundries) sowie Drittanbieter von Analog- und Mixed-Signal-Bibliotheken und Entwicklungsumgebungen (Process Design Kits, PDKs) ständig verbesserte Peripheriezellen hervor. Die erzielten Verbesserungen stammen größtenteils aus den Interaktionen dieser spezialisierten Anbieter mit ihren Kunden. Bei komplexen analogen Hochleistungs-ICs sind die erfolgreichsten Chip-Designs das Ergebnis der Zusammenarbeit zwischen Schaltungsentwicklern, Anbietern von analogen und Mixed-Signal-IP-Blöcken und der auf die Fertigung von Analogprozessen spezialisierten Foundry.

Eckdaten

Ähnlich wie ein Technologiesprung auf kleinere Halbleiterstrukturen wirken sich viele kleine Verbesserungen wie das Optimieren von Peripheriezellen auf die Leistungsfähigkeit von Analog- und Mixed-Signal-ICs aus. Anbieter entsprechender Silicon Foundry-Services können ihren Auftraggebern einen großen Umfang an Peripheriezellen bieten und Chip-Entwickler bei der Auswahl und Implementierung unterstützen.

Jeder IC-Entwickler profitiert daher von der immer größer werdenden Anzahl an IP-Anbietern und Foundries sowie deren Wissen, Erfahrung und IP. Im Hinblick auf die Auswahl optimierter Peripheriezellen sollten diese Bestandteile den Chip-Entwicklern als umfassende Entwicklungsumgebung (PDK), die den einfachen Zugang zu Peripheriezellen-IP für die Prozesstechnologie der gewählten Foundry bietet (Bild 1) sowie in Form verschiedenster Engineering-Beratungs- und Serviceleistungen zur Verfügung stehen. Ein auf die Produktion von Bauteilen mit Hochleistungs-Analogprozessen spezialisierter Auftragsfertiger oder ein IP-Anbieter bietet ein viel umfangreicheres Angebot an Peripheriezellen für Analog- und Mixed-Signal-ICs als ein universell aufgestellter Produktionspartner.

Bild 1: Die Entwicklungsumgebung (PDK) einer Foundry bietet eine grafische Benutzeroberfläche, die den Chip-Entwicklern hilft, durch eine Vielzahl von I/O-Bibliotheken und I/O-Zellen zu navigieren.

Bild 1: Die Entwicklungsumgebung (PDK) einer Foundry bietet eine grafische Benutzeroberfläche, die den Chip-Entwicklern hilft, durch eine Vielzahl von I/O-Bibliotheken und I/O-Zellen zu navigieren. AMS

Der von Foundries und IP-Anbietern betriebene Entwicklungsaufwand in diese Richtung soll Chip-Entwicklern eine größere Auswahl bieten. Dabei wählen die Verantwortlichen die Peripheriezellen anhand ihrer optimalen Funktion aus, anstatt die Chip-Funktion an die verfügbaren Zellen anzupassen, wie es bei eingeschränkten Bibliotheken eines universell aufgestellten Produktionspartners häufig der Fall ist.

ESD-Festigkeit als wichtiges Kriterium

Eine umfangreiche Bibliothek (Library) ermöglicht die Auswahl von Peripheriezellen mit verschiedenen Parametern. Ein Beispiel für die Vorteile bei der Auswahl und Optimierung der Zellen ist die Spezifikation der Spannungsfestigkeit bei elektrostatischer Entladung (ESD). Eine größere Auswahl an ESD-Spezifikationen kann folgendes ergeben:

  • Kostenvorteile – Wenn der Entwickler einen ESD-Schutz von 1 kV benötigt, die Bibliothek aber einen minimalen ESD-Schutz von 2 kV unterstützt, wird die Zelle größer und teurer als die Applikation verlangt.
  • Leistungsvorteile – Spezielle Schutzstrukturen mit der erforderlichen Spannungsfestigkeit können für optimiertes internes Routing und verbesserte Zuverlässigkeit sorgen.

Die sogenannte SEED-Methode (System Efficient ESD Design) ist eine effiziente Möglichkeit, den besten Kompromiss aus Leistungsfähigkeit und Schutz für Anschlüsse auf Systemebene vor ESD zu finden. Während die meisten I/O-Bibliothekszellen einen ESD-Schutz von bis zu 2 kV bieten, können spezielle I/O-Zellen mit einem ESD-Schutz von bis zu 4 und sogar 8 kV angeboten werden, um spezielle Anschlüsse zu schützen. Diese Zellen ermöglichen Entwicklern, den ESD-Schutz auf Systemebene zu optimieren.

Bild 2: IC-Entwickler sollten Zugang zu verschiedenen Bibliothekszellen für unterschiedlichen ESD-Schutz haben.

Bild 2: IC-Entwickler sollten Zugang zu verschiedenen Bibliothekszellen für unterschiedlichen ESD-Schutz haben. AMS

Auf analoge Prozesse spezialisierte Foundries müssen daher möglichst viele Bibliothekszellen für unterschiedliche ESD-Schutzpegel anbieten können (zum Beispiel 500 V, 1 kV, 2 kV, 4 kV oder 8kV, Bild 2). Zusätzlich zu Bibliothekszellen mit ESD-Schutz entsprechend des Human-Body-Modells (HBM) sowie verschiedenen Standards, wie zum Beispiel die MIL-883 H-Methode 3015.8, JEDEC JESD22-A114F, JS-001-2012 und der Automotive-Standard AEC-Q100, sollten auf Analog-ICs spezialisierte Auftragsfertiger auch Bibliothekszellen entsprechend des Charged-Device-Modells (CDM) anbieten.

Zertifizierung nach ISO/TS16949

Diese Kombination aus Schutzwerten und Standardkonformität allein bietet eine Vielzahl an Möglichkeiten für bestmöglichen ESD-Schutz. Es ist auch zum Vorteil für die IC-Entwickler, wenn der PDK- und Library-Anbieter nach ISO/TS16949 zertifiziert ist. Dies bedeutet, dass die Verantwortlichen die bereitgestellten ESD-Schutzstrukturen bei der Entwicklung von ICs für Automotive- und andere hochzuverlässige Anwendungen sicher verwenden können.

Eine Bibliothek enthält auch verschiedene Typen von Versorgungs- und Massepads zur Versorgung des IC. Wenn spezielle Peripheriezellen für verschiedene Versorgungsspannungen zur Verfügung stehen (zum Beispiel ESD-Schutz, Ausgangstreiber und interne I/O-Logik-Verbindungen), können IC-Entwickler zudem weitere kleine Leistungsgewinne erzielen.

CMOS-Prozesse mit Strukturen von 0,18 oder 0,35 µm unterstützen gängige Versorgungsspannungen von 1,8, 3,3 und 5,0 V. Hochvolt-CMOS-Prozesse weiten diese Unterstützung auf 10, 20 und 50 V aus. Einige Prozesse eignen sich sogar für Spannungen von 120 V und höher. Unterschiedliche Spannungen auf demselben Chip erfordern eine Trennung der einzelnen Spannungsbereiche. Dies lässt sich mit sogenannten „Trennzellen“ erreichen (Bild 3). Nutzen lassen sich diese Trennzellen, um die Versorgungsleitungen zwischen einem digitalen und einem analogen Spannungsbereich, zwischen zwei digitalen Spannungsdomänen oder zwei analogen Spannungsbereichen zu teilen.

Bild 3: Layout-Beispiel mit Trennzellen zum Trennen von analogen und digitalen Versorgungsspannungen.

Bild 3: Layout-Beispiel mit Trennzellen zum Trennen von analogen und digitalen Versorgungsspannungen. AMS

Pad- und Core-begrenzte I/Os

Ein weiterer wichtiger Parameter, bei dem PDK- und Bibliotheksanbieter eine I/O-Zellen-Optimierung bieten können, ist die tatsächliche Zellgröße. Dies ist wichtig bei der Entwicklung von sehr kleinen ICs mit eingeschränkter Fläche. Bibliotheksanbieter sollten sogenannte „Pad-begrenzte“ und „Core-begrenzte“ I/O-Bibliotheken anbieten, die sich abhängig vom verfügbaren Platz in folgenden Fällen verwenden lassen.

Zur Entwicklung von ICs mit einer großen Anzahl an I/O-Zellen und einem kleinen Core-Bereich sind Pad-begrenzte I/O-Zellen die ideale Lösung, da sie die geringst mögliche Zellbreite aufweisen. Bei ICs mit sehr vielen I/O-Zellen und großem Core-Bereich reduzieren Core-begrenzte I/Os die Chip-Fläche, da sie die geringst mögliche Zellhöhe aufweisen.

Darüber hinaus bieten Anbieter von Foundry-Services und Bibliotheken zusätzliche Auswahlmöglichkeiten an. So zum Beispiel Pufferzellen mit verschiedenen Treiberstärken für Ausgangssignale und I/O-Zellen mit getrennten Versorgungsleitungen zum Reduzieren des Rauschens bei HF-Anwendungen.

Mehrere Metallisierungsebenen

Eine auf Analogprozesse spezialisierte Foundry hat auch die Aufgabe, Chip-Entwickler bei der Wahl der I/O-Zellen zu beraten. Der Auftragsfertiger sollte Entwicklern auch helfen, ihre Auswahl an Zellen an den Anforderungen der gewählten Prozesstechnologie auszurichten. Während Analog- und Mixed-Signal-Prozesse mit Halbleiterstrukturen von 0,35 µm in der Regel drei oder vier Metallisierungsebenen enthalten, umfassen analoge Spezialprozesse mit 0,18 µm bis zu sieben Metallisierungsebenen (Bild 4).

Je nach Anzahl der Metallisierungsebenen, die die Hersteller bei der Chip-Entwicklung verwenden, müssen Produktentwickler die entsprechende I/O-Bibliothek wählen. Die auf dem Chip verwendeten I/O-Zellen müssen die obere Metallisierungsebene des Prozesses beinhalten. Indem der Entwickler alle I/O-Zellen nebeneinander platziert, entsteht automatisch ein Ring aus Peripheriezellen. Alle erforderlichen Schutzstrukturen werden dann automatisch mit den entsprechenden Ringen verbunden.

Bild 4: Layout-Beispiel von I/O-Zellen mit verschiedenen Metallisierungsebenen.

Bild 4: Layout-Beispiel von I/O-Zellen mit verschiedenen Metallisierungsebenen. AMS

Die Vielfalt an Peripheriezellen aus den Bibliotheken spezialisierter Anbieter von Analog- und Mixed-Signal-Produkten zeigt, dass die Tage vorbei sind, in denen eine Foundry ausschließlich für die Fertigung von kundenspezifischen ICs verantwortlich war. I/O-Zellbibliotheken, die mit den analogen Spezialprozessen der Foundry kompatibel sind, bieten Chip-Entwicklern zahlreiche Vorteile, wie zum Beispiel Zeitersparnis durch Nutzung von bereits verfügbarer und qualifizierter IP. Außerdem lassen sich mit Peripheriezellen aus I/O-Bibliotheken die Chip-Abmessungen reduzieren und damit Kosten sparen sowie ein Leistungsgewinn erzielen, da optimierte IP genau die Anforderungen der Schaltung erfüllt.

Auf Anhieb fehlerfreie Entwicklung

Peripheriezellen aus einer qualifizierten Bibliothek erhöhen auch die Chance, dass Chip-Entwickler eine von Anfang an richtig funktionierende integrierte Schaltung entwerfen. Darüber hinaus lassen sich kundenspezifische oder spezielle I/O-Zellen mit entsprechenden Softwaretools rasch und mit begrenztem Aufwand erstellen. Da diese Entwicklungen auf optimierten Peripheriezellen basieren, die bei IP-Anbietern und auf Analogprozesse spezialisierten Foundries erhältlich sind, können Produktentwickler erhebliche Kosten- und Leistungsverbesserungen erzielen. Ohne Kompromisse lässt sich das bestmögliche Produkt realisieren, ohne auf eine Prozesstechnologie mit kleineren Halbleiterstrukturen wechseln zu müssen.