Bild 1: Blockdiagramm einer Set-Top-Box mit verschiedenen Schaltkreisen, die unterschiedliche Anforderungen an die Taktfrequenz und Taktstabilität haben. Meist werden mehrere Taktoszillatoren verwendet, um die zahlreichen Taktsignale bereitzustellen.

Bild 1: Blockdiagramm einer Set-Top-Box mit verschiedenen Schaltkreisen, die unterschiedliche Anforderungen an die Taktfrequenz und Taktstabilität haben. Meist werden mehrere Taktoszillatoren verwendet, um die zahlreichen Taktsignale bereitzustellen.IDT

Viele moderne Systeme kombinieren anwendungsspezifische Prozessoren, leistungsstarke universelle Prozessoren und mehrere System-on-Chip-Designs. Jeder dieser Schaltkreise braucht unterschiedliche Taktfrequenzen, da sie nicht unbedingt für eine gegenseitige Zusammenarbeit ausgelegt sind. Jeder Baustein auf dem Board kann auch unterschiedliche Timing-Constraints aufweisen, um die Stabilität des Takts (Jitter) und der Taktperiode (Tastgrad) zu gewährleisten. Eine Herausforderung bei diesen komplexen Boards ist das Design eines Taktsubsystems, das mehrere Systemtaktsignale bereitstellt, um das Timing der zahlreichen Teilsysteme zu verwalten (Bild 1). Solche Boards finden sich vor allem in Anwendungen wie Set-Top-Boxen/DVRs, Highend-Digital-TV-Geräten, Netzwerk-Switches und Router oder Datenserver.

Gemeinsame Sache

Um alle Taktsignale zu synchronisieren, damit sie maximale Timing-Spielräume liefern, ist eine jitterarme Taktquelle mit mehreren programmierbaren Ausgängen erforderlich. Verschiedene unabhängige Quarzoszillatoren auf dem Board sind keine zuverlässige Lösung mehr, da sie sich nicht leicht synchronisieren lassen und die Fertigungskosten erhöhen. Hinzu kommt, dass damit keine Bandspreizfähigkeit für die EMI-Unterdrückung zur Verfügung steht.

Eckdaten

  • Moderne Boards kombinieren sehr verschiedene Digitalbausteine mit sehr unterschiedlichen Taktanforderungen.
  • Der Anwender muss die einzelnen Parameter kennen und richtig bewerten.
  • Mit einem integrierten IC wie dem 5P49V5901 lassen sich sehr unterschiedliche Anforderungen gleichzeitig erfüllen.

Eine hochintegrierte Taktquelle mit mehreren PLL-geregelten (Phase-Locked-Loop) Ausgängen ist die beste Lösung, um synchronisierte Taktsignale für die verschiedenen Teilsysteme bereitzustellen. Dies verringert den Platzbedarf auf dem Board, die Designkomplexität und die Kosten. Taktsignale sollten heute auch lange Leitungen auf dem Board unterstützen, ohne dabei die Integrität zu verlieren. Lange Leiterbahnen können Schaltungsrauschen und Verzögerungen mit einbringen und aufgrund kapazitiver Lasten zu Signalverschlechterungen führen.

Takt-Vielfalt

In einem gängigen System wie einer Set-Top-Box arbeiten die verschiedenen Subsystemblöcke mit Frequenzen, die oft auf der Systemfunktion basieren, die sie ausführen müssen:

  • PCI: 33 MHz
  • PCIe: 66 MHz
  • USB: 24, 48 MHz
  • Ethernet: 25 MHz
  • Gigabit-Ethernet: 125 MHz
  • Video: 27 MHz
  • ADSL, VDSL: 36 MHz
  • ASIC: typischerweise 25 bis 120 MHz

Schnittstellen wie PCI oder PCIe werden mit einer Frequenz oder mit einem Vielfachen der Grundfrequenz betrieben – abhängig von der erforderlichen Datenübertragungsrate. Ähnlich verhält es sich bei USB-Schnittstellen. Ethernet hingegen fordert je nach Datenrate verschiedene Frequenzen. Zusatzfunktionen wie Videosignale oder der Haupt-ASIC/Prozessor weisen ebenfalls ihre eigenen Taktanforderungen auf.

Jitter meistern

Unabhängig von der Anwendung müssen Entwickler den Jitter berücksichtigen, da dieser sich negativ auf die Timing-Spielräume der verschiedenen Taktsignale auswirkt. Mit den immer weiter steigenden Datenraten und Taktfrequenzen wird auch der Timing-Jitter beim Systemdesign immer wichtiger.

Der Gesamtjitter lässt sich in zufälligen und deterministischen Jitter aufteilen. Takt-/Timing-Jitter lässt sich im Zeit- und Frequenzbereich messen. Perioden-, zyklusweiser und TIE-Jitter (Time Interval Error) werden im Zeitbereich gemessen, Phasenrauschen und Phasenjitter hingegen im Frequenzbereich. Zu den Jitter-Quellen zählen thermisches Rauschen, Stromversorgungsrauschen, Übersprechen und Signalreflexionen.

Verschiedene Formen von Jitter

Takt-Jitter besteht aus drei verschiedenen Arten, die alle in einem System auftreten können. Bild 2a bis 2c zeigen den tatsächlichen Jitter-Wert anhand von Oszilloskop-Aufzeichnung mit dem Taktgenerator 5P49V5901 aus IDTs Versaclock-5-Serie. Die verschiedenen Jitter-Arten wirken sich dabei unterschiedlich auf die Leistungsfähigkeit des Systems aus.

Bild 2a: Der Periodenjitter misst die maximale Abweichung der Taktperiode eines Taktzyklus im Signal über einen Zeitraum von 10.000 Taktzyklen. Zu sehen sind der effektive Periodenjitter mit 4,7 ps und die Spitze-Spitze-Messung mit 41,81 ps.

Bild 2a: Der Periodenjitter misst die maximale Abweichung der Taktperiode eines Taktzyklus im Signal über einen Zeitraum von 10.000 Taktzyklen. Zu sehen sind der effektive Periodenjitter mit 4,7 ps und die Spitze-Spitze-Messung mit 41,81 ps.IDT

Der Periodenjitter misst die maximale Abweichung der Taktperiode eines Taktzyklus im Signal über einen Zeitraum von 10.000 Taktzyklen (Bild 2a). Der Effektivwert misst die Standardabweichung der Taktperiode über 10.000 Taktzyklen. Der Spitze-Spitze-Wert spezifiziert den Unterschied zwischen Mindest-Taktperiode und maximaler Taktperiode über 10.000 Zyklen. Mit der Messung des Periodenjitters lässt sich der niederfrequente Jitter messen, indem man die Taktperioden-Abweichungen über 10.000 Taktzyklen erfasst. Periodenjitter dient auch zur Messung des Spielraums für das System-Timing. Bild 2a zeigt die Messung des effektiven Periodenjitters mit 4,7 ps und die Spitze-Spitze-Messung mit 41,81 ps.

Bild 2b: Zyklusweiser Jitter misst die Standardabweichung der Taktperiode zwischen zwei benachbarten Taktzyklen über 1000 Taktzyklen. Zu sehen sind die effektive Komponente mit 4,42 ps und eine Spitze-Spitze-Komponente von 37,03 ps.

Bild 2b: Zyklusweiser Jitter misst die Standardabweichung der Taktperiode zwischen zwei benachbarten Taktzyklen über 1000 Taktzyklen. Zu sehen sind die effektive Komponente mit 4,42 ps und eine Spitze-Spitze-Komponente von 37,03 ps.IDT

Zyklusweiser Jitter wird als Effektivwert ausgegeben und misst die Änderung der Taktperiode (Standardabweichung) zwischen zwei benachbarten Taktzyklen über 1000 Taktzyklen. Der Spitze-Spitze-Wert des zyklusweisen Jitters misst den Unterschied zwischen Mindest-Taktperioden-Änderung und maximaler Taktperioden-Änderung zwischen zwei benachbarten Taktzyklen über einen Zeitraum von 1000 Taktzyklen (Bild 2b). Mit der Messung des zyklusweisen Jitters wird der HF-Jitter bestimmt, und dessen Wert sollte so gering wie möglich sein, um den Einfluss auf den System-Timing-Spielraum zu minimieren. Bild 2b zeigt, dass die Messung aus einer effektiven Komponente mit 4,42 ps und einer Spitze-Spitze-Komponente von 37,03 ps besteht.

Bild 2c: Der Time-Interval-Error-Jitter misst, wie weit jede aktive Taktflanke von der entsprechenden Flanke eines idealen Takts abweicht. Der effektive TIE-Jitter von 3,29 ps führt zu einem Spitze-Spitze-TIE-Jitter von 27,93 ps.

Bild 2c: Der Time-Interval-Error-Jitter misst, wie weit jede aktive Taktflanke von der entsprechenden Flanke eines idealen Takts abweicht. Der effektive TIE-Jitter von 3,29 ps führt zu einem Spitze-Spitze-TIE-Jitter von 27,93 ps.IDT

Der Time-Interval-Error-Jitter misst, wie weit jede aktive Taktflanke von der entsprechenden Flanke eines idealen Takts abweicht (Bild 2c). Der Effektivwert des TIE-Jitter misst die Standardabweichung des Timing-Fehlers. Der Spitze-Spitze-Wert spezifiziert den Unterschied zwischen minimalem und maximalem Timing-Fehler. TIE-Jitter ist für die CDR-PLLs (Takt- und Datenrückgewinnung) wichtig, ob die PLL den eingehenden Datenstrom verfolgen kann. Ein hoher Wert zeigt, dass die CDR-PLL nicht imstande ist, die Abweichungen des eingehenden Datenstroms zu verfolgen. Die Messung des TIE-Jitter in Bild 2c weist einen effektiven TIE-Jitter von 3,29 ps auf, was zu einem Spitze-Spitze TIE-Jitter von 27,93 ps führt.

Bild 3: Phasenrauschen im Frequenzbereich; berechnet aus dem Verhältnis zwischen Signalleistung und Rauschleistung – normalisiert auf eine 1Hz-Bandbreite bei einem bestimmten Offset vom Trägersignal.

Bild 3: Phasenrauschen im Frequenzbereich; berechnet aus dem Verhältnis zwischen Signalleistung und Rauschleistung – normalisiert auf eine 1Hz-Bandbreite bei einem bestimmten Offset vom Trägersignal.IDT

Phasenrauschen

Neben diesen drei Jitterformen beeinträchtigt auch Phasenrauschen die Qualität der Taktsignale. Es wird im Frequenzbereich gemessen und errechnet sich aus dem Verhältnis zwischen Signalleistung und Rauschleistung. Die Normalisierung erfolgt zu einer 1-Hz-Bandbreite bei einem bestimmten Offset vom Trägersignal. Phasenjitter wird durch Integration des Phasenrauschens über spezifizierten Frequenz-Offsets des Trägersignals berechnet. In Bild 3 beträgt der effektive Phasenjitter 0,61 ps im Integrationsbereich 12 kHz bis 20 MHz.

Der Phasenjitter misst die Energie des spezifizierten Frequenz-Offsets des Trägersignals im Vergleich zur Energie des Trägersignals durch Integration der Fläche unterhalb der Phasenrauschlinie. SONET-Netzwerkschnittstellen verwenden zum Beispiel einen Frequenzoffset von 12 kHz bis 20 MHz vom Trägersignal; Fiber-Channel-Schnittstellen einen Frequenzoffset von 637 kHz bis 10 MHz.

Optionen bei der Systemimplementierung

Bei der Entwicklung eines Systemboards mit verschiedenen ICs sind demnach folgende Entscheidungen zu treffen:

  • Anzahl der verschiedenen Taktfrequenzen bestimmen.
  • Timing-Spielräume für kritische ICs festlegen.
  • Takt-ICs verschiedener Hersteller bewerten bezüglich Jitter, Programmierbarkeit, Stromverbrauch und anderer Faktoren, die für die Lösung relevant sind.
  • Sorgfältiges Layout der Leiterplatte und Taktpfade, um Übersprechen und andere Faktoren zu verhindern und um die Qualität des Taktsignals nicht zu beeinträchtigen
  • Takt-IC programmieren und feineinstellen für die Anwendung; Anpassung von I/O-Werten, Frequenz und weiteren Parametern.
Bild 4: Vier individuell konfigurierbare, differenzielle Taktausgänge stellt der Versaclock-5-Taktgenerator 5P49V5901 mit hoher Jitter-Performance zur Verfügung. Der Baustein arbeitet mit Eingangs- oder Ausgangsfrequenzen bis zu 350 MHz.

Bild 4: Vier individuell konfigurierbare, differenzielle Taktausgänge stellt der Versaclock-5-Taktgenerator 5P49V5901 mit hoher Jitter-Performance zur Verfügung. Der Baustein arbeitet mit Eingangs- oder Ausgangsfrequenzen bis zu 350 MHz.IDT

Es gibt verschiedene Anbieter von Taktgeneratoren, die mehrere Ausgänge aufweisen. Vor der Wahl des richtigen Bausteins sollte eine Analyse der Chipfunktionen erfolgen, ob diese auch den Applikationsanforderungen entsprechen. Der erste Baustein der Versaclock-5-Serie stromsparender, programmierbarer Taktgeneratoren von IDT, der IDT5P49V5901, bietet zum Beispiel sehr gute Jitter-Performance (0,7 ps effektiven Phasenjitter) und einen Stromverbrauch von weniger als 100 mW bei 3,3 V (Bild 4). Der geringe Jitter erfüllt die Taktanforderungen nach PCIe Gen 1/2/3, USB 3.0 und 1/10-GBit-Ethernet.

Eigenschaften der Versaclock-5-Serie

Die Versaclock-5-Serie arbeitet mit Eingangs- oder Ausgangsfrequenzen bis zu 350 MHz. Die ICs sind flexibel programmierbar, bieten vier unabhängige universelle differenzielle Ausgänge, die jede Ausgangsfrequenz erzeugen können. Die Ausgänge sind als LVPECL, LVDS, HCSL oder achtmal LVCMOS konfigurierbar. Ein integrierter OTP-Speicher (One-Time Programmable) erlaubt das Ablegen mehrerer Konfigurationen (Taktfrequenz, I/O-Art und andere Einstellungen) für jeden der vier unabhängigen Ausgänge.

Über zwei Select-Pins lassen sich vier Konfigurationen programmieren. Der Zugang erfolgt über Prozessor-GPIOs oder Bootstrapping (ein Konfigurationsmuster enthält die Programmierdaten für alle vier Taktausgangsanschlüsse). Die verschiedenen Konfigurationen kann der Entwickler für unterschiedliche Betriebsmodi (Vollfunktion, Teilfunktion, teilweise Abschaltung), regionale Standards (USA, Japan, Europa) oder für Timing-Spielraumtests des Gesamtsystems verwenden. Der Chip kann auch eine seiner zwei I2C-Adressen nutzen, um den Einsatz mehrerer Bausteine im System zu ermöglichen.

Eine separate serielle I2C-Schnittstelle auf dem Chip ermöglicht das Hochladen einer neuen Konfiguration in die Register, um entweder die zuvor gespeicherte Einstellung zu überschreiben oder eine Testsequenz durchzuführen. Die Frequenzen an jedem Ausgang werden von einem einzigen Referenztakt- oder Quarzeingang erzeugt. Ein störungsfreies manuelles Umschalten ermöglicht im Normalbetrieb die Wahl eines redundanten Takteingangs.

Bild 5: Um das Programmieren und Konfigurieren der Versaclock-Taktgeneratoren zu vereinfachen, kann der Entwickler über eine grafische Benutzeroberfläche alle Parameter einstellen und die I/Os konfigurieren.

Bild 5: Um das Programmieren und Konfigurieren der Versaclock-Taktgeneratoren zu vereinfachen, kann der Entwickler über eine grafische Benutzeroberfläche alle Parameter einstellen und die I/Os konfigurieren.IDT

Die programmierbaren Funktionen von IDTs Versaclock-5-Serie können bei der Konfiguration eine Herausforderung sein. Mit dem Timing Commander bietet IDT eine Softwareplattform, die diese Aufgabe vereinfacht. Entwickler können Versaclock-5-ICs damit über eine grafische Benutzeroberfläche (GUI) konfigurieren und programmieren (Bild 5).

Komplexe Anforderungen

Bei der Entwicklung komplexer Boards, auf denen sich mehrere hochintegrierte Bausteine befinden, von denen jeder eigene Taktanforderungen aufweist, stellen die Timing-Anforderungen des Gesamtdesigns eine große Herausforderung dar. Taktsignale müssen an jeden Chip geleitet werden, und sie müssen verschiedene Timing-Constraints wie Jitter und Taktperiodenverhältnis erfüllen. Mit IDTs neuester Generation programmierbarer Taktgeneratoren, die mehrere einstellbare Ausgänge mit geringem Jitter und flexiblen Konfigurationsmöglichkeiten bieten, lassen sich die zahlreichen Taktanforderungen heutiger und zukünftiger Designs erfüllen. Beim Aufrüsten von Systemen lassen sich somit die geforderten Leistungssteigerungen erzielen.