Bild 1: Bei einem 2,5D-Design wird ein Silicon-Interposer mit TSVs hinzugefügt (zur Vereinfachung sind nur zwei Chips dargestellt).

Bild 1: Bei einem 2,5D-Design wird ein Silicon-Interposer mit TSVs hinzugefügt (zur Vereinfachung sind nur zwei Chips dargestellt).Cadence Design Systems

Trotz der aktuellen Begeisterung für die 3D-Technologie ist das Konzept nicht neu. 3D-Packaging gibt es schon seit Jahren. Beispiele dafür sind Chip-Stacks mit Wirebonds sowie PiP- (Package-in-Package) und PoP-Designs (Package-on-Package). PoP ist eine weit verbreitete Konfiguration, bei der Speicher-Chips auf einem Anwendungsprozessor oder einem digitalen Basisband-Chip gestapelt werden. Sowohl PiP- als auch PoP-Lösungen können als 3D-ICs betrachtet werden. Sie erreichen jedoch nicht die Stromaufnahme, Leistungsfähigkeit, Dichte oder den Formfaktor von echten 3D-ICs mit TSV. Neu ist die Erweiterung des 3D-Gehäusekonzepts in das IC.

Terminologie: 3D-ICs mit TSVs

Eine Verbesserung ist ein zusätzliches Silicon-Interposer-Substrat (entweder passiv oder aktiv), das sehr viel feinere Verbindungen zwischen den Chips erlaubt. Dadurch kann die Leistungsfähigkeit erhöht und der Stromverbrauch reduziert werden. Ein Silicon-Interposer beinhaltet TSVs und stellt vertikale elektrische Verbindungen durch das Interposer-Substrat her, welche die oberen Metallschichten mit zusätzlichen Metallschichten auf der Rückseite verbinden (Bild 1). Meist wird dieses Verfahren als 2,5D-Packaging bezeichnet.

Bild 2: Ein einfacher 3D-IC mit TSVs.

Bild 2: Ein einfacher 3D-IC mit TSVs.Cadence Design Systems

Ein „echtes“ 3D-IC mit TSVs umfasst zwei oder mehr Chips, die mit Hilfe von TSVs zusammengefügt werden. So kann zum Beispiel ein Chip mit TSVs mit einem System-in-Package-Substrat (SiP) durch konventionelle Flip-Chip-Technologie verbunden werden. Dann wird ein zweiter Chip mit dem ersten kombiniert (Bild 2). Das obere 3D-IC wird als B2F-Konfiguration (Back-to-Face) bezeichnet, weil die Rückseite des ersten Chips mit der Vorderseite des zweiten Chips verbunden wird. Es sind auch Back-to-Back- und Face-to-Face-Konfigurationen (B2B und F2F) möglich, insbesondere dann wenn mehr als zwei Chips auf diese Art gestapelt werden.

Mit Ausnahme von Speicher-Stacks werden heute selten mehr als zwei Chip-Schichten übereinander gestapelt. Allerdings ist das Potenzial des 3D-IC-Designs enorm. Wenn diese Technologie etabliert ist, ermöglicht sie auch den Aufbau komplexerer Szenarien (Bild 3).

Bild 3: Ein komplexerer 3D-IC, der TSVs und sechs Chips enthält.

Bild 3: Ein komplexerer 3D-IC, der TSVs und sechs Chips enthält.Cadence Design Systems

Im Vergleich zu einem Wire-bonded SiP (3D-Package) zeichnen sich TSVs durch geringere RLC-Störeffekte, eine bessere Leistungsfähigkeit, höhere Energieeinsparung und eine dichtere Implementierung aus. Gegenüber einem Silicon-Interposer-Ansatz (2,5D) bietet ein vertikaler, „echter“ 3D-Chip-Stack einen höheren Integrationsgrad, kleineren Formfaktor und einen kürzeren Design-Zyklus. Ein 3D-Stack bringt allerdings einige zusätzliche Herausforderungen mit sich, die bei einem 2,5D-Ansatz eine geringere Rolle spielen. Dazu zählen beispielsweise thermische, Timing- und Leistungsmanagement-Probleme. Eine Entscheidung zwischen 2,5D und 3D erfordert daher immer ein Abwägen hinsichtlich geforderter Leistungsaufnahme, Leistungsfähigkeit, Formfaktor und Kosten. Die Entscheidung sollte auch je nach Anwendung fallen: FPGAs, CPUs, GPUs, Spielkonsolen und Server eignen sich besser für 2,5D. Anwendungen mit geringem Stromverbrauch wie Smartphones und andere drahtlose Anwendungen sind besser für 3D geeignet.

Herausforderungen und Anforderungen bei 3D-IC-Designs

3D-ICs mit TSVs erfordern kein neues 3D-Design-System, sondern lediglich Erweiterungen bestehender Werkzeuge für digitales Design, analog/custom Design und IC/Package Co-Design. 3D-ICs benötigen zusätzliche Komponenten, die 3D-Verbindungen ermöglichen:

  • Umverdrahtungsebenen (RDL, Redistribution Layer) werden normalerweise auf der Rückseite des Chips aufgebaut. Bumps können damit sowohl auf der Vorderseite als auch auf der Rückseite platziert werden.
  • TSVs können zwischen der ersten Metallschicht und der rückseitigen RDL geführt werden und können einen Durchmesser von 1 bis 5 µm haben.
  • Mikro-Bumps (viel kleinere Flip-Chip-Bumps) müssen ausgerichtet werden, um einen Datenpfad von einem Chip zum anderen zu ermöglichen. EDA-Tools müssen diese geforderten Komponenten verstehen und berücksichtigen, um 3D-IC Unterstützung zu bieten.

Da viele 3D-Stacks digitale und analoge/RF-Schaltungen kombinieren, sind leistungsfähige Analog/Mixed-Signal- plus robuste IC/Package-Co-Design-Funktionen sowie ein PCB-Layout-System entscheidend, um eine „vollständige“ 3D-IC-Realisierungs-Methodik zu ermöglichen. Ohne einen integrierten Ansatz für 3D-IC-Design wird die Optimierung der Systemkosten bei einer möglichst kurzen Durchlaufzeit zur Herausforderung. Das 3D-IC-Design stellt eine gemeinschaftliche Anstrengung von Systemarchitekten, Gehäuseentwicklern, IC-Entwicklern der jeweiligen Chips (die oftmals von unterschiedlichen Orten/Anbietern kommen), PCB-Entwicklern und Design-for-Test-Ingenieuren (DFT) dar. Dies erfordert ein System, das unterschiedliche Plattformen und eine enge Zusammenarbeit zwischen verschiedenen Design-Umgebungen unterstützt und ein Co-Design von bislang getrennt arbeitenden Gruppen ermöglicht.

Außerdem werden die folgenden neuen Fähigkeiten benötigt, um die 3D-IC-Design-Herausforderungen zu meistern: Untersuchungen auf Systemebene, 3D-Floorplanning, 3D-Implementierung (Platzierung, Optimierung, Routing), 3D-Extraktion und Analyse sowie 3D-Design-for-Test (DFT).

Die Untersuchung der 3D-IC-TSV-Technologie auf Systemebene erfordert eine Konvergenz zwischen Chipdesign und Packaging. Dadurch wird die Konzeption und Entwicklung von neuen Architekturen ermöglicht. Um die Vorteile von 3D-IC TSVs kostengünstig einzusetzen, müssen unterschiedliche 3D-Architekturen in einem sehr frühen Stadium betrachtet werden. Bestehende Tools zur Untersuchung auf Systemebene erlauben frühzeitige Abschätzungen hinsichtlich Leistungsaufnahme, Flächenbedarf und Kosten. Auch „Was wäre wenn“-Untersuchungen über verschiedene Architekturen, Silicon-IP-Optionen und Foundry-Prozesse hinweg sind möglich. Allerdings müssen diese Tools erweitert werden, um unterschiedliche Stacked-Die-Implementierungen, Gehäuse und Fertigungsbedingungen abzudecken. Zudem müssen sie Anhaltspunkte für Kompromisse bieten, die bei den jeweiligen Systemhäusern im Hinblick auf Kosten, Leistungsaufnahme und Leistungsfähigkeit notwendig sind.

3D-Floorplanning

Das 2D-Floorplanning ist bei den heutigen Gigascale-Designs bereits sehr komplex. Durch die zusätzliche dritte Dimension steigen die Herausforderungen des Floorplanning weiter an. TSVs können im Vergleich zu Logikgattern sehr groß sein. Es kommen weitere Leitungslängen und zusätzliche Kopplungen hinzu; durch Sperrzonen wird versucht, diese Effekte zu reduzieren, wozu allerdings Flächen benötigt werden. Das bedeutet für den 3D-Floorplanner, dass er den Logikgattern optimierte TSV-Ressourcen zuordnen können muss (Bild 4).

Bild 4: Planung, Implementierung und Verifizierung eines 3D-ICs in einer Cadence Umgebung.

Bild 4: Planung, Implementierung und Verifizierung eines 3D-ICs in einer Cadence Umgebung.Cadence Design Systems

Darüber hinaus sollte ein derartiger 3D-Floorplanner eine Abstraktionsebene zur Verfügung stellen, mit der sich alle Chips erfassen lassen. So wird eine einheitliche Darstellung der Design-Vorgaben für die Platzierungs- und Routing-Werkzeuge erlaubt. Ein 3D-Floorplanner sollte in X-, Y- und Z-Richtung arbeiten können. Darüber hinaus ist Einblick in die oberen und unteren Schichten der einzelnen Chips nötig. Dies ermöglicht eine optimierte Platzierung von Blöcken, TSVs und Mikro-Bumps, verkürzt somit die Interconnect-Längen und verbessert die Leistungsaufnahme und Leistungsfähigkeit. Idealerweise berücksichtigt ein 3D-Floorplan auch die mechanische Beanspruchung und thermische Aspekte, so dass sich thermische Hotspots vermeiden lassen. Die thermische Betrachtung unterstützt den Anwender bei der optimalen Platzierung der Chips im Stack.

3D-Implementierung

Auch Synthese, Platzierung und Routing für 3D-ICs erfordern einige neue Überlegungen. Dazu zählen beispielsweise neue Layout-Regeln, die von den Eigenschaften benachbarter Chips abhängig sind. Zusätzlich kommt mit der RDL-Ebene (Back-Side Redistribution Layer) eine neue Layout-Ebene hinzu. Aufgrund ihrer Größe sind die TSVs ein wichtiger neuer Layout-Aspekt. Ein Implementierungssystem für 3D-ICs muss „beide Seiten“ unterstützen − also sowohl die Ober- als auch die Unterseite jedes Chips berücksichtigen. Dadurch können eine neue Modellierungs- und Datenbankinfrastruktur, TSV-spezifische Tools und eine Unterstützung für verschiedene Stacking-Stile erforderlich werden.

Bei 3D-IC-Platzierung, Optimierung und Routing ist es wichtig, dass die Implementierungslösung auch die Leistungs-, Takt- und thermischen Überlegungen abdeckt. Analoge Implementierungsumgebungen müssen ebenfalls eine Unterstützung für 3D-ICs erhalten. Weitere nützliche Funktionen sind beispielsweise die Multi-Chip-Visualisierung mit Hintergrund-Darstellung; Unterstützung für Bumps, TSVs und Routing auf der Rückseite, sowie eine Extraktion der durch TSVs hergestellten Verbindungen.

Die Design-Vorgaben müssen über den gesamten Design-Konvergenzprozess gewährleistet bleiben und stetig überprüft werden. Zudem gilt es zur Sicherstellung der richtigen Implementierung und Analyse entsprechende Abstraktionsverfahren zu nutzen.

3D-Extraktion und Analyse

Im Vergleich zu einem 32-nm-2D-Szenario wird die Extraktion und Analyse bei 3D-ICs deutlich komplexer. Bestehende Extraktions- und Analysewerkzeuge müssen RLC-Störeffekte für TSVs, Mikro-Bumps und das Interposer-Routing berücksichtigen. Zusätzlich ist 3D-Orientierung gefragt. Timing, Signalintegrität, Leistung und thermische Gradienten müssen über mehrere Chips analysiert werden, wobei auch das Packaging zu betrachten ist.

Das Signoff wirft bei 3D-IC-Stacks ebenfalls neue Fragen auf. Wann ist die richtige Zeit für das Signoff und was sind geeignete Signoff-Punkte? Kann eine Überprüfung der Design-Regeln (DRC) und ein Layout-Schaltplan-Vergleich (LVS) für den gesamten Stack ausgeführt werden? Sollte und kann das Timing für den ganzen Stack verifiziert werden? Gibt es eine gegenseitige Beeinflussung zwischen den Chips? Und ist die elektromagnetische Interferenz (EMI) ein potenzielles Problem für 3D-ICs und müssen dies die Analysewerkzeuge berücksichtigen?

3D-DFT

Zuletzt ist Design-for-Test (DFT) für 3D-ICs noch wichtiger als bei 2D-ICs. Während Wire-bonded Systems-in-Package (SiPs) einige hundert Interconnects haben, können 3D-ICs einige tausend, wenn nicht sogar zehntausende Interconnects enthalten. Bereits ein einziges defektes TSV kann einen ganzen Stack unbrauchbar machen. Wenn TSVs eine Fertigungsausbeute von 99,9 % erreichen, dann ist bereits ein defektes TSV in einem Stack mit 1000 TSVs zu erwarten.

Bild 5: Die imec-Cadence-Implementierung einer 3D-IC-DFT-Architektur innerhalb der Cadence-Encounter-Umgebung .

Bild 5: Die imec-Cadence-Implementierung einer 3D-IC-DFT-Architektur innerhalb der Cadence-Encounter-Umgebung .Imec

Um den IC-Entwicklern das notwendige Vertrauen zu geben, ist eine solide Testmethodik für 3D-ICs erforderlich. Tests müssen dazu vor dem Bonden, während des Bondens, nach dem Bonden und nach dem Packaging (Endtest) durchführbar sein. Glücklicherweise sind mittlerweile hierfür erste Lösungen erhältlich (Bild 5). Beim Test von 3D-ICs kann auf viele Technologien und Erfahrungen aus dem Test von SoCs mittels DFT-Wrapper zurückgegriffen werden. Diese lassen sich für einen 3D Test erweitern. In der SoC-Welt ermöglichen DFT-Wrapper − wie der IEEE 1149.1 Boundary-Scan-Standard und der IEEE 1500 Embedded-Core-Test-Standard − modulare Tests. Für den Test von 3D-ICs müssen diese Wrapper mit den folgenden 3D-spezifischen Erweiterungen ergänzt werden:

  • Zusätzliche Probe-Pads für einen Test vor dem Bonden,
  • Test-„Umläufe“, welche die Testzugriffspunkte auf der Unterseite der einzelnen Chips starten und beenden,
  • Test-„Aufzüge“, welche die Testdaten vertikal durch den Stack weitergeben.

Um eine Testgenerierung zu ermöglichen, sollten die Wrapper sowohl das interne Testen der einzelnen Chips als auch der Interconnect-Logik und der TSVs unterstützen. Neben konventionellen Fehlermodellen für digitale Tests (Stuck-at, Transition, Stuck-open, Bridge-Fehler), erfordern 3D-ICs spezifische Interconnect-Fehlermodelle für die Überprüfung von TSVs und Mikro-Bumps. Die hier beschriebene Testarchitektur wurde in Zusammenarbeit von Cadence und dem belgischen Forschungsinstitut Imec verfeinert.

Folgen für den Entwickler

Neben der Erweiterung der EDA-Tools um 3D-Fähigkeiten müssen auch die Entwickler beginnen, in 3D zu denken. Für die Systemarchitekten eröffnen 3D-IC-Architekturen völlig neue Möglichkeiten. Auf dem Weg zur optimalen und kostengünstigsten Architektur sind viele Faktoren zu berücksichtigen. Für eine reibungslose Zusammenarbeit müssen die System-Architekten neue technische Herausforderungen und die mit dem 3D-IC-Ökosystem verbundenen Kosten betrachten.

War das Leben der IC-Entwickler bereits bei 2D schwierig, so wird es ihnen bei 3D-ICs nicht leichter gemacht. Sie müssen die neuen technischen Herausforderungen bei 3D-ICs verstehen − thermische, Testanforderungen, Übersprechen, und so weiter − und diese in ihrem jeweiligen Chips berücksichtigen. Allerdings reicht das allein noch nicht aus. Bevor die Entwickler das Signoff für ihren Chip erreichen, sind vielfältige Abstimmungsprozesse nötig. So müssen sie sich mit dem Kollegen austauschen, der den Chip darüber entwickelt hat, ebenso wie mit demjenigen, der den darunterliegenden Chip oder das Gehäuse entwickelt hat. Übergaben sind heute bereits zwischen den Entwicklern des gleichen Unternehmens schwierig. Künftig müssen solche Übergaben bei 3D-ICs auch zwischen verschiedenen Unternehmen erfolgen.

EDA-Tools tragen durch eine einheitliche Plattform dazu bei, dass sich einige dieser Interaktionen vereinfachen lassen. Das Design wird allerdings zur Herausforderung, wenn die Chips von unterschiedlichen Stellen kommen und in unterschiedlichen Umgebungen implementiert werden. Um den IC-Entwicklern den Austausch von Design-Daten zu erleichtern, ist daher ein geeigneter Übergabepunkt zu definieren. Außerdem müssen die Entwickler ihr Denken auf den Systemzusammenhang erweitern. Es reicht nicht mehr aus, sich auf seinen Chip und dessen Funktionen zu beschränken. Sie müssen ein umfassendes Verständnis des Systems haben, in das ihr Chip möglicherweise integriert wird. Nur so lässt sich ein Differenzierungsfaktor für das Endprodukt herstellen.