Zusammen arbeiten in 3D

Mit dem Trend, mehrere Funktionen und Komponenten in Elektronik-Modulen zu integrieren, wächst der Bedarf, diese Technologie direkt im Entwicklungsprozess durchgängig zu unterstützen. Heutzutage werden IC Dies zunehmend erst übereinander, dann im Package (Chip-Gehäuse) und das dann wiederum auf einer Leiterplatte platziert. Weil durch diese dreidimensionale Technologie die Ansprüche an das Engineering steigen, sind neue Methoden der kollaborativen Entwicklung von hierarchischen System-on-Chips- (SoC) und System-in-Package-Strukturen (SiP) sowie Board-Package-Chip-Co-Design in 3D erforderlich. Das Problem bei der Entwicklung und Anwendung solcher System-on-Chip-Modulen und komplexeren Packages ist, dass die Elektronikentwickler das Leiterplatten-Layout typischerweise in separaten CAD-Umgebungen entwerfen. Deswegen ist es für Entwickler-Teams schwer, das Komplettsystem zu überblicken und kritische Design-Entscheidungen des Gesamtsystems bewerten zu können. Außerdem ist es so, dass die Entwickler nur noch geringfügige bis keine Änderungen am IC-Layout selbst oder aber an der Position der IC-Die-Bond-Punkte vornehmen können, wenn das Design den Packaging-Entwicklungsbereich erreicht. Sollten dennoch Änderungen erforderlich sein, werden diese dann typischerweise vom IC-Designteam durchgeführt, da das Team noch größere Spielräume bei der Verbindungsstruktur zwischen dem Die und dem Package hat und auch über die entsprechende CAD Tools verfügt.

Mehr Bauteile integrieren, mehr Wechselwirkungen beachten

Da differenzielle Highspeed-Signale vom Die zum Package führen und das Package zudem auch über viele Power- und Ground-Pins verfügt, ist die Position dieser Pins innerhalb des Packages strategisch wichtig. Effekte, die hier zum Tragen kommen, sind der Timing-Aspekte sowie das Übersprechen (Cross Talk), die Signal-Qualität und die Qualität des jeweiligen Stromversorgungssystems (Power-Distribution-Network). Diese zusätzlichen Bedingungen schränken den Freiheitsgrad der Entwickler, die Verbindungsstrukturen zwischen den ICs und dem Package zu verlegen, in hohem Maße ein. Dies wird noch komplexer, wenn die Entwickler gleichzeitig auch noch die Verbindungsstruktur des Packages mit dem Board berücksichtigen müssen. Das Platzieren von Hunderten oder Tausenden von Komponenten auf dem Board plus zusätzlicher mechanischer Einschränkungen (Constraints/Regelvorgaben) begrenzen den Routingbereich bei komplexen SoCs, Strukturen oder Packages weiter. Dies führt üblicherweise zu zusätzlichen Routing- oder Versorgungslagen, die wiederum die Produktkosten erhöhen und die Produktentwicklungszeit verlängern.

Um die genannten Probleme zu lösen, entwickeln die Designer heutzutage die Einzeldesigns des Produktes als ein Komplett-System in einer 3D-Co-Design-Entwicklungsumgebung. Die Design-Teams können so die Verbindungsstruktur der Designs zwischen Chip, Gehäuse und Board gleichzeitig betrachten und bearbeiten. Das ermöglicht es den Teams, den Einfluss einzelner Entscheidungen auf das Gesamtsystem zu betrachten. Wenn ein Designer zum Beispiel die Verbindungsstruktur zwischen der zu kontaktierenden Fläche des Dies und dem Package verändern will, kann er sofort die Auswirkung dieser Verbindungsstruktur bis auf das Leiterplatten-Design-Level betrachten. Sollte ein Designer die Pins auf Board-Ebene ändern müssen, um zum Beispiel die Signalroutbarkeit zu verbessern, kann er sofort die möglichen Auswirkungen im Package-Design erkennen oder gleichzeitig auch die Pins innerhalb des Packages verändern. Auch bei Änderungen innerhalb einer Systemebene können die Entwickler sofort deren Auswirkungen in Hinblick auf Signalintegrität oder Versorgungssystemqualität berücksichtigen. Sollte durch eine Pin-Änderung auf Board-Ebene (Pin Swapping) zum Beispiel ein Signal zu nahe an einem Versorgungssignal oder einem hochfrequentem Störungssignal verlaufen, können der Elektronik-Ingenieur und der Package-Board-Layout-Designer zusammenarbeiten und mit entsprechenden simulationsgesteuerten Analysen über die Auswirkung und Verbesserungen das beste Ergebnis erzielen. Mit einer kollaborativen Entwicklungsumgebung lässt sich der komplette elektrische Signalpfad eines Signals vom IC bis zur Leiterplatte verfolgen. Eine solche Entwicklungsumgebung ermöglicht somit das Signal übergreifend in einem kompletten System zu verfolgen.

Komplexe Strukturen im Blick behalten

Die Systemsicht ist auch bei den Through-Silicon-Vias (TSV) von SoC/SiP-Strukturen wichtig. Die TSVs verbinden die verschiedenen Dies, die innerhalb eines Packages übereinander platziert sind. Eine 3D-Entwicklungsumgebung kann die Platzierung der TSVs und deren korrekte Struktur visualisieren. Dies wird von detaillierten Designinformationen zusammen mit den Formaten Openaccess und LEF/DEF der ECAD-Entwicklungs-Tools erreicht. Die 3D-Visualisierung ermöglicht auch das Betrachten und Überprüfen der Verbindungen der Bonddrähte zwischen dem Die und dem Package oder zwischen unterschiedlichen Dies innerhalb eines Packages. Dies ermöglicht eine genaue Analyse der Bonddrähte, um sicherzustellen, dass die Abstände zwischen diesen eingehalten werden. Gleichzeitig lässt sich das Drahtbonden-Profil verifizieren, ob dieses auch die Fertigungsregeln einhält.

Ein weiterer Aspekt  beim kollaborativen 3D-Design ist die Tatsache, dass Leiterplattenentwickler ihr System in der Vergangenheit typischerweise im 2D-Design-Prozess betrachtet und bearbeitet sowie modifiziert haben. Mit dem Aufkommen von komplexen direkt gebondeten Verbindungsstrukturen und Die-Stacks werden nun mehr und mehr sogenannte Cavities (Aussparungen) innerhalb des Boards verwendet, um darin einen oder mehrere Dies zu platzieren. Die genaue Darstellung der Design-Anforderungen in einer 3D-CAD-Umgebung ermöglicht es dem Entwickler, sofort die Auswirkung unterschiedlicher Aussparungskonfigurationen zu betrachten. Dies bedeutet, dass sich System-Einbaustudien und Verbesserungen sofort durchführen lassen, um die Gesamtgröße der Leiterplatte möglichst klein zu halten. Eine kollaborative 3D-Entwicklungsumgebung führt so im Endeffekt zu einer verbesserten Systemqualität, einer kürzeren Gesamtentwicklungszeit sowie geringeren Produktkosten.

(mf)