Mit ASi-5 die Auffahrt zur Datenautobahn nutzen.

ASi-5 können jetzt alle Gerätehersteller implementieren. (Bild: AS-Interface)

| von Knut Dettmer

Die ASi-5-Siliziumlösung läuft bereits in ersten Installationen, nachdem sie die Entwicklungspartner in den vergangenen 12 Monaten in ersten Produkten auf Herz und Nieren im Feld getestet haben. Als Entwicklungspartner hat Renesas sein Know-how in Übertragungsverfahren und der Halbleitertechnologie in die Definition des ASi-5-Standards eingebracht.

Neben dem ASI4U-V5-Halbleiter stellt die Entwicklungsgemeinschaft auch eine verifizierte Firmware für den IC zur Verfügung. Alle Funktionen des Chips werden durch die Firmware gekapselt. Das vereinfacht die Implementierung einer Anschaltung nach dem ASi-5-Standard enorm, da sich die Geräteentwickler nicht mit den Interna des ASI4U-V5-Chip beschäftigen müssen. Die Firmware deckt die beiden definierten Slave-Implementierungen ab. Beim ‚Simple-Slave‘ werden Prozessdaten nur über digitale I/Os an den Chip übergeben und sukzessive über das ASi-5-Protokoll übertragen.

Im Gegensatz dazu wird der IC beim ‚Complex-Slave‘ über die SPI-Schnittstelle bedient. Hier werden bis zu 32-Byte pro Zyklus übertragen, was komplexe Anwendungsszenarien ermöglicht und außerdem die erweiterte Funktionalität von ASi-5 zugänglich macht. Bei Interesse an Master-Implementierungen unterstützt Renesas kundenspezifisch.

Das Silizium in einem 64-Pin QFN-Gehäuse (9 x 9 mm, 0,5 mm Pitch) verbraucht in einer typischen Anwendung knapp ein halbes Watt. Unterstützt wird ein Temperaturbereich von -40 bis 85°C. Renesas stellt zudem Referenzschaltungen zur Verfügung. Für kurzfristige Entwicklungen sind IC-Samples und Referenzboards ab sofort verfügbar.

ASi-5 die Anfänge

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Aufgrund der unterschiedlichen Frequenzbänder können auf der gleichen Leitung mehr Teilnehmer und mehr Bandbreite realisert werden. Renesas

Zwar ist der ASI-3-Standard gut etabliert, jedoch wuchs mit dem Trend, immer mehr Intelligenz in Sensoren und Aktoren zu implementieren, auch die Anforderung an den Feldbus. Um Industrie-4.0-Anwendungen adressieren zu können, brauchte es eine neue Generation des ASi-Standards. In erster Linie fehlen ASi-3 einfache Möglichkeiten zur asynchronen Kommunikation, die erweiterte Funktionen wie Eigendiagnose, Ereignisanzeige und dynamische Parametrisierung ermöglichen.

Daneben wollen viele Anwender neben binären Daten auch Analogwerte übertragen. Mit dem IO-Link-Standard sollten ebenfalls einfache Integrationsmöglichkeiten von Sensoren und Aktoren geschaffen werden.
Aus diesen Anforderungen resultiert letztlich die Notwendigkeit, mehr Daten pro Zyklus zu übertragen als bisher. Gleichzeitig galt es die uneingeschränkte Rückwärtskompatibilität zu ASi-3 sicherzustellen. Die neue Generation sollte außerdem kürzere Zykluszeiten, eine größere Leitungslänge sowie mehr Geräteanschaltungen unterstützen.

Anleihen aus Funk und DSL

Um die Kompatibilität zu ASi-3 auf dem gleichen Kabel zu gewährleisten, wurde entschieden, die ASi-5-Daten in einem Frequenzspektrum oberhalb des ASi-3-Kanals zu übertragen. ASi-3 nutzt ein Zeitmultiplex-Verfahren, um innerhalb des Buszyklus von 5 ms die Daten von maximal 31 Slaves nacheinander auszutauschen (62 Slaves mit A/B-Adressierung) – im Frequenzband von 50 bis 500 kHz.

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Aufbau eines Frames, der in jedem aktiven Kommunikations­kanal alle 1,2 ms übertragen wird. Renesas

Zum Vergleich: ASi-5-Daten werden zwischen 2 und 8 MHz moduliert. Hierbei kommt ein orthogonales Frequenzmultiplexverfahren zum Einsatz. Das bedeutet, dass das Frequenzband in viele Teilbereiche unterteilt ist, über die jeweils separate Datenströme übermittelt werden.

Bei ASi-5 haben diese Frequenzbänder einen Abstand von 58,59 kHz. Im regulären Betrieb stehen mindestens 136 dieser Kanäle für die ASi-5-Kommunikation zur Verfügung. In jedem dieser Kanäle kommt ein Zeitmultiplexverfahren zum Einsatz, um innerhalb von 1,2 ms zuerst Daten vom Master zu den Slaves und danach Daten von den Slaves zum Master zu transportieren.

Das verwendete Modulationsverfahren ist die differenzielle Quadraturphasenumtastung (Differential Quadrature Phase Shift Keying; DQPSK). Beim DQPSK werden pro übertragenem Symbol zwei Datenbits übertragen.
Zuerst sendet der Master eine Trainingssequenz. Deren Sinn ist zum einen die Zeitsynchronisation mit den Slaves. Durch Autokorrelationsverfahren lässt sich ein Signal extrahieren, welches es erlaubt, die Slaves auf 10 ns genau mit dem Master zu synchronisieren. Außerdem lässt sich anhand der Trainingssequenz die Dämpfung pro Kommunikationskanal zwischen Master und Slave abschätzen. Somit kann jeder Slave die Eingangsempfindlichkeit entsprechend einstellen. Durch eine reziproke Beziehung zwischen Empfangs- und Sendepfad lässt sich die optimale Verstärkung des Sendepfads ableiten.

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Mehr Slaves bei längeren Zykluszeiten: Slave 1 bis 4 teilen sich einen Transportkanal in einem 5 ms Zyklus, wobei jeder Slave den Transportkanal einen 1,2 ms Subzyklus belegt. Ein Transportkanal meint hier den logischen Datenkanal, die Redundanzen sind nicht mit abgebildet. Slave 5 zeigt die Bündelung von acht Transportkanälen, um 32 Byte in einem 1,2 ms Zyklus zu übertragen. Renesas

Unerreichte Störsicherheit – die Maßnahmen

8 Bits werden zur Absicherung des Frames benutzt, so dass sich effektiv 20 Bit bidirektional pro Zyklus und Datenkanal übertragen lassen. Jede Prozessdatenübertragung erfolgt auf drei Kanälen gleichzeitig. Der Empfänger muss auf mindestens zwei Kanälen die gleichen Daten empfangen, um die Prozessdaten als gültig anzuerkennen (2oo3 Absicherung). Eine zusätzliche Sicherung besteht darin, dass jedes Symbol zweimal hintereinander gesendet wird, was die Übertragung zusätzlich gegen kurzzeitige elektromagnetische Störer schützt.

In Summe kommen also drei verschiedene Verfahren zum Einsatz, um die Datenübertragung gegen externe Störungen abzusichern. Dies führt zu einer stabilen Datenübertragung, selbst unter ungünstigen Übertragungsverhältnissen.

Anwendungsabhängige Buskonfiguration

In einem 1,2 ms Zyklus lassen sich bis zu 24 logische Übertragungskanäle behandeln, das heißt bis zu 24 Slaves ansprechen. Sind mehr Slaves in einem ASi5-Strang, können sich diese die gleichen Übertragungsfrequenzen mittels eines Zeitmultiplexverfahrens teilen. Dementsprechend ändern sich die Zykluszeiten auf 2,5 ms (48 Slaves), 3,8 ms (72) oder 5 ms bei 96 Slaves.

Flexibel konfigurierbare Datenraten pro Knoten

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Firmware erleichtert die Implementierung des ASi-5-Bausteins: Anschaltungs­varianten des Chips in typischen Anwendungen. Renesas

Sind mehr als 16-bit E/A-Daten pro Zyklus zu übertragen, lässt sich dies mittels Kanalbündelung und Multiplexing erreichen. Die Kanalbündelung verbindet mehrere Kanäle in einem Subzyklus. Beim Multiplexingverfahren werden mehrere Kanäle über mehrere Subzyklen hinweg verbunden. So lassen sich bis zu 32 Byte in einem Zyklus austauschen.Neben zyklischen Daten gibt es einen asynchronen Kanal (AMC: Asynchronous Management Channel). Dieser koppelt vier Trägerfrequenzen zur Kommunikation und ist 5-fach redundant ausgelegt. Somit belegt der AMC 20 Trägerfrequenzen (4×5). Die initiale Aktivierung der Slaves erfolgt über den AMC. Zusätzlich ermöglicht erst der AMC viele neue Mechanismen wie Diagnose und Parametrisierung.

Einfachste Integrationsoption für ASi-5

Mit dem ASI4U-V5 liefert Renesas einen Baustein, der den Integrationsaufwand einer ASi-5-Schnittstelle auf ein Minimum reduziert. Die Implementierung des komplexen Übertragungsverfahren ist auf Hardware und Firmware-Komponenten verteilt. In einfachen Slave-Anschaltungen wird der Chip applikationsseitig nur mit Prozessdaten versorgt. Durch das kompakte, stromsparende Design lassen sich auch kleinste Baugrößen realisieren. Eine einheitliche Firmware garantiert die Interoperabilität der ASi-5-Komponenten. Die Kompatibilität zu ASi-3 erlaubt die einfache Erweiterung existierender Installationen.

Renesas auf der SPS 2019: Halle10.1, Stand 110

 

Knut Dettmer

Senior Manager Product Management bei Renesas Electronics

(sk)

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