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(Bild: Vadim @adobestock)

| von Kevin Speer

Nach einer raschen Erweiterung der SiC-Produktoptionen ist die nächste Herausforderung für die Branche eine Vereinfachung des Design-In-Prozesses für Endanwender. Entwickler von Stromversorgungssystemen brauchen ganzheitliche Lösungen – diese dürfen nicht nur typische Designelemente einzeln ansprechen, sondern müssen auch die Bedeutung ihrer Wechselwirkungen berücksichtigen.

Robuste und widerstandsfähige SiC-MOSFETs

Eck-Daten

Potenzielle SiC-Lieferanten sollten nicht nur die Leistung und Robustheit ihrer SiC-MOSFET-Technologie nachweisen, sondern auch Unterstützung bei Design-In-Herausforderungen bieten. Dazu zählen niedrig-induktive Leistungselektronikgehäuse sowie anspruchsvollere Gate-Treiber zur Unterstützung, zum Schutz und zur Feinabstimmung von Systemparametern. Eine sorgfältige Berücksichtigung dieser drei Schlüsselkomponenten vereinfacht die Evaluierung und das Design für alle, die von den mit SiC möglichen Verbesserungen auf Systemebene profitieren wollen.

SiC-MOSFETs sind das wohl kritischste Glied in der Kette des Stromversorgungssystems. Galten sie bisher als anfällig, müssen sie jetzt ihre Robustheit nachweisen. Wie Silizium-MOSFETs haben auch sie mit Problemen extrinsischer Defekte wie Verunreinigungen, Ladungszuständen und anderen Materialfehlern in der Nähe der Oxid-Halbleiter-Grenzfläche zu kämpfen. Solche Probleme können zu unterschiedlichen Bauteil-Instabilitäten und Degradations-Mechanismen führen. Zur Vermeidung dieser Risiken müssen SiC-MOSFETs in Produktionsqualität eine stabile Schwellenspannung, ein zuverlässiges Gate-Oxid, eine robuste interne Body-Diode sowie Robustheit unter Durchbruch-Bedingungen bieten. Alle diese Eigenschaften erfordern eine Validierung durch Qualifikationstests, da sich parametrische Stabilität und Lebensdauer zwischen verschiedenen Anbietern drastisch unterscheiden können.

Zur Prüfung der Schwellenspannungs-Stabilität (Vth) eines SiC-MOSFETs muss eine statistisch signifikante Anzahl von Bauelementen mit positiven (p-HTGB) und negativen (n-HTGB) Gate-Bias Hochtemperatur-Belastungen (HTGB) beaufschlagt werden. Anschließend müssen Entwickler die Vth-Werte des Loses vor und nach der Belastung noch vergleichen. Als Beispiel führten sie p- und n-HTGB an unabhängigen Sätzen von jeweils vierundsechzig 1200 V SiC-MOSFETs für 1.000 Stunden durch. Die mittlere in Vth beobachtete Veränderung betrug +59,6 mV nach p-HTGB und -22,8 mV nach n-HTGB. Bei dieser Stabilität haben die Entwickler eine vorhersehbare Schwellenspannung, in deren Nähe sie striktere, längerfristige Designentscheidungen treffen können.

Bild 1: Die Daten des dritten Quadranten belegen, dass nur der SiC-MOSFET von Anbieter C keine Degradation der Body-Diode aufwies

Bild 1: Die Daten des dritten Quadranten belegen, dass nur der SiC-MOSFET von Anbieter C keine Degradation der Body-Diode aufwies Dr. Anant Agarwal und Dr. Minseok Kang, Ohio State University.

Hochzuverlässige Gate-Oxide sind für alle Anwendungen entscheidend, insbesondere aber für solche mit hohen Lebensdauer-Anforderungen. Zur Ermittlung der Zuverlässigkeit des Gate-Oxids eines betreffenden SiC-MOSFETs führten Entwickler von Microchip an drei Losen von 1200 V SiC-MOSFETs Charge-to-Breakdown-Messungen (QBD) durch. Alle beobachteten Ausfälle waren intrinsisch, was auf ein hohes Maß an Prozessreife hinweist. Die Ausfallraten FIT (Failure in Time) und MTTF (Mean Time to Failure) wurden unter Verwendung einer breiteren Population von 192 Bauelementen berechnet. Für p-HTGB betrug dieser Wert 20 beziehungsweise 5.618 Jahre; für n-HTGB lag FIT bei 93 mit einer MTTF von 1.233 Jahren. Für Endbenutzer dürfte es ermutigend sein, dass diese Ergebnisse mit den TDDB-Berichten (Time Dependent Dielectric Breakdown) mehrerer Hersteller übereinstimmen.

Es gibt ausführliche Untersuchungen des Phänomens der bipolaren Degradation an p-n-Übergängen von SiC. Falls dieses Problem an der Body-Diode eines SiC-MOSFETs auftritt, steigen nicht nur der On-State-Widerstand, sondern auch der Spannungsabfall über der Diode während der Stromkommutierung, was sich an einer unerwünschten Drift der Ausgangscharakteristik im dritten Quadranten zeigt. Glücklicherweise sind die SiC-MOSFET-Materialien ausgereift, und die Konzentration bereits vorhandener Kristalldefekte ist bei Materialien in Produktionsqualität zurückgegangen. Dennoch sollte man SiC-MOSFETs aller Hersteller evaluieren. Vor kurzem hat die Ohio State University die Degradation von Body-Dioden nach 100 Stunden Belastung bei vollem Nennstrom (VGS = -5V) in 1200 V SiC-MOSFETs verschiedener Hersteller untersucht und dabei beträchtliche Unterschiede des On-State-Widerstands nach der Belastung festgestellt. Nur Lieferant C zeigte keine Degradation (siehe Bild 1). Ergänzende Daten aus dem dritten Quadranten derselben Bauteile bestätigten das Vorliegen beziehungsweise im Fall von Lieferant C das Fehlen einer Degradation der Body-Diode.

Ein weiterer wichtiger Parameter ist die Robustheit des Durchbruchsverhaltens, die anhand einer nicht spannungsbegrenzten induktiven Schaltung (UIS) ermittelt wird. Dazu beaufschlagten die Entwickler den MOSFET im Off-Zustand mit einem Stromstoß, der den gesamten Strom im Umfeld des Chips in den Durchbruch zwingt, weil der MOS-Kanal nicht verstärkt ist. Dieser Vorgang unterscheidet sich von einem Kurzschlussfestigkeits-Test, bei dem sich der MOSFET im On-Zustand befindet, und sich der Strom gleichmäßiger über die gesamte aktive Fläche des Bausteins verteilt. Um reale Feldbedingungen genau nachzubilden, setzt das Testteam die SiC-MOSFETs wiederholten UIS-Impulsen (R-UIS) aus, um die parametrische Stabilität und die Oxid-Integrität vor und nach einer Serie von 100.000 Impulsen bei zwei Dritteln des Nennstroms (entsprechend MIL-STD-750) zu vergleichen. R-UIS hat keinen Einfluss auf VBR, Vth und VF der Body-Diode, was auf eine ausgezeichnete Durchbruchsfestigkeit schließen lässt.

Leistungselektronik-Gehäuse mit niedriger Induktivität

Bild 2: Digitale Gate-Treiber nach dem Augmented Switching Konzept erleichtern die Identifizierung der optimalen Arbeitspunkte und die Quantifizierung ihres Wertes.

Bild 2: Digitale Gate-Treiber nach dem Augmented-Switching-Konzept erleichtern die Identifizierung der optimalen Arbeitspunkte und die Quantifizierung ihres Wertes. Microchip

Nachdem sich das Vertrauen in SiC-MOSFETs gefestigt hat, ist das nächste wichtige Element einer SiC-Gesamtsystemlösung ein optimiertes Power-Gehäuse. Ein effizientes Multi-Chip-Modulgehäuse sollte es Entwicklern erlauben, die Vorteile von SiC zu nutzen, anstatt sie zu behindern.

Dabei sind zahlreiche Anforderungen zu berücksichtigen. Da ein SiC-MOSFET-Die vergleichsweise klein ist, müssen Entwickler viele von ihnen parallelschalten, um einen niedrigen On-State-Widerstand zu erzielen. Zudem muss das parallelgeschaltete MOSFET-Die mit dem gleichen Timing und einer gleichmäßigen Stromaufteilung schalten. Dies bedeutet, dass Entwickler sowohl Symmetrie als auch niedrige Induktivität mithilfe von Verbindungskonzepten sicherstellen müssen.

Ein Beispiel ist das SP6LI-Gehäuse von Microchip, das 2,9 nH Streuinduktivität statt 20 nH parasitärer Induktivität bei Standard-Modulgehäusen in die Stromschleife einfügt. Die Induktivität der Stromschleife lässt sich durch die Anordnung von DC-Verbindungen in Stripline-konfigurierten Stromschienen verringern. Die Substrat-Anschlüsse sind symmetrisch verteilt und so nah wie möglich am Halbleiter-Chip angeordnet. Zur Optimierung des Timings und der Stromverteilung nutzt Microchip in Bezug auf die Gate-Source-Schleife für jeden der zwölf verfügbaren Die-Plätze in den High- und Low-Side-Schaltpositionen unabhängige Slots für die Gate-Serienwiderstände. Die unabhängigen Gate-Widerstände verringern die in die Gate-Source-Schleife eingefügte parasitäre Induktivität und schützen so vor katastrophalen Shoot-Through-Ereignissen bei gleichzeitiger Minimierung der Schaltverluste.

Intelligente, flexible Gate-Treiber-Technologie

Bild 3a: Die Abschaltwellenformen zeigen die Auswirkungen...

Bild 3a: Die Abschaltwellenformen zeigen die Auswirkungen... Microchip

Die Steuerung ist der dritte, kritische Teil einer vollständigen SiC-Systemlösung. Die Fähigkeit von SiC-MOSFETs zum schnellen Schalten setzt auch hier nicht-optimierte Systeme dem Risiko eines EMV-Ausfalls sowie transienter Spannungsspitzen aus. Daher ist eine neue Art von Gate-Treiber-Technologie erforderlich, mit der Entwickler die Schaltdynamik manipulieren und optimale Kompromisse erzielen können. Darüber hinaus muss der Gate-Treiber in der Lage sein, Stoßspannungen schnell zu erkennen und auf diese zu reagieren, da SiC-MOSFETs im Vergleich zu den meisten Silizium-IGBTs kürzere Standzeiten aufweisen.

Mithilfe der Augmented-Switching-Technologie können die aktuellen digitalen Gate-Treiberlösungen für eine gewünschte Dauer an einem benutzerspezifschen, mittleren VGS-Wert anhalten, um die Miller-Kapazität zu entladen, bevor sie zum Off-State VGS übergehen (Bild 2). Dieser Ansatz steht im Gegensatz zu traditionellen Ansätzen, bei denen VGS direkt vom On-State-Pegel auf den Off-State Pegel übergeht, und dem Entwickler keinen Ausweg aus den anderen, weniger vermeidbaren Risiken des Systems bietet, wie etwa der parasitären Induktivität des zum Lastanschluss verwendeten Kabels. So lassen sich mit geringfügigen Änderungen des Augmented-Switching-Profils (VGS-Pegel und Verweilzeit) beträchtliche Kompromisse zwischen Spannungsüberschwingen und Wirkungsgrad erzielen

Bild 3b: ... des Augmented Switching auf ein SiC-MOSFET-Modul.

Bild 3b: ... des Augmented Switching auf ein SiC-MOSFET-Modul. Microchip

Bild 3 zeigt Abschaltwellenformen mit zwei verschiedenen Augmented-Switching-Profilen beim Einsatz eines 1200 V SiC-MOSFET-Moduls in einem D3-Gehäuse (106 mm × 62 mm × 31 mm). Hier ist zu erkennen, dass die Wahl einer niedrigeren Zwischen-VGS die Schaltverluste reduziert, falls der Wirkungsgrad Priorität hat. Andererseits führt die Nutzung einer höheren VGS zur Dämpfung der VDS-Überschwinger und zur Verminderung der Schwingungen aller drei Wellenformen. Anhand eines mitgelieferten Software-Konfigurationstools lassen sich die Einstellungen des Gate-Treibers in allen Phasen des Entwicklungsprozesses per Mausklick feinjustieren, sodass man nicht stundenlang mit einem Lötkolben arbeiten muss.

Digitale Gate-Treiber können auch mehr Intelligenz bieten. Sie lassen sich beispielsweise dazu verwenden, im Falle eines Fehlerereignisses ein völlig anderes Abschaltprofil auszulösen, um besser ein sicheres Ride-Through zu gewährleisten. Die Nutzung von AS-Methoden im Kurzschlussschutz unterstützt den Einsatz eines niedrigen Rg sowie die Steuerung des MOSFET durch einen weicheren, kontrollierteren Übergang in den Off-Zustand mit geringerer Durchbruchs-Wahrscheinlichkeit. Zu weiteren konfigurierbaren Funktionen zählen Echtzeit-Diagnosemaßnahmen, wie z.B. die Überwachung der DC-Link-Spannung und der Temperatur.

Bei der Umstellung von Silizium-IGBTs auf SiC-MOSFETs verlassen sich immer mehr Entwickler darauf, dass Bauteil-Lieferanten die kritischen, für die Entwicklung von Gesamtsystem-Lösungen benötigten Elemente liefern. Dazu zählen SiC-MOSFETs mit nachgewiesener Robustheit, Leistungselektronik-Gehäuse mit extrem niedriger Induktivität sowie intelligente Gate-Treiber einer neuen Klasse, die für eine einfache Optimierung konzipiert sind. Alle diese Komponenten sind eine Voraussetzung für die Optimierung des SiC-Designs von der ersten Evaluierung bis zum Einsatz vor Ort.

Kevin Speer

(Bild: Microchip)
Senior Manager SiC Solutions, Discrete and Power Management, bei Microchip

(prm)

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