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Bei digitalen Controller-ICs für Gleichspannungswandler ist die Voltage-Mode-Architektur mittlerweile weit verbreitet. Das Problem dieser Topologie: Wegen der Nichtlinearität des A/D-Wandlers und der DPWM-Stufe ist der Grenzzyklus nicht vorhersagbar. Die Current-Mode-Regelung ergibt hingegen ein einfacheres Design, mit dem sich kostengünstigere digitale Regler herstellen lassen [1]. Als dritte Variante ist eine analog-digitale Mixed-Signal-Lösung möglich [2]. Hier wertet der Controller Strom‑ und Spannungsinformationen aus, um den Quantisierungseffekt vernachlässigen zu können. Man findet in der Fachliteratur ein präzises Modell des Grenzzyklus’. Sein Auftreten hängt jedoch von der Auflösung des A/D-Wandlers und der DPWM-Stufe ab [3].

Auf einen Blick

Die digitale STVCOT-Regelschleife ist mit einem neuen Pulsweiten-Modulator bestückt. Sie eignet sich dank Keramik-Kondensatoren für den Betrieb mit hohen Frequenzen. Der Modulator kombiniert einen Constant-On-Time-Controller (COT) mit einem digitalen VCO (Voltage Controlled Oscillator), um die gegenseitige Phasenverschiebung je nach Last zu variieren. Daher ist keine Regelschleife mit nichtlinearer Charakteristik nötig. Außerdem ist eine einfache Stabilisierung des COT-Controllers möglich, ohne virtuelles Rippelkompensationssignal.

Problematisch am digitalen Controller ist außerdem, dass die Gesamtkosten stark von der Quantisierung der DPWM-Stufe und den Spezifikationen des für die Spannungs‑ und Stromabtastung verwendeten ADC abhängen. Ein COT-Controller (Constant-On-Time) entschärft die Anforderungen an die Auflösung des ADC und des DPWM [4], da der Regler zur Regelung des Ausgangs das Off-Intervall nutzt, das wesentlich länger dauert als das (bei einem COT-Regler per Definition konstante) On-Intervall.

Der digitale COT-Regler

Die in diesem Beitrag vorgestellte digitale Current-Mode-Reglerarchitektur namens STVCOT begrenzt die Amplitude der Oszillationen. Damit vereinfacht sich das Design des digitalen Controller-ICs. Als wesentliche Neuerung beruht diese digitale Regelschleife nicht auf einem Voltage-Mode-Controller, sondern auf einer Current-Mode-Regelschleife mit konstantem On-Intervall (COT). Das verringert die Auswirkungen der DPWM‑ und ADC-Auflösung.

In [5] beschreiben die Autoren bereits einen für hohe Frequenzen geeigneten digitalen COT-Controller mit keramischen Ausgangskondensatoren. Allerdings kann die Instabilität bei diesem Ansatz infolge des Quantisierungseffekts noch gravierender ausfallen als bei einer analogen Version. Darüber hinaus würde dieser Controller einen sehr schnellen und präzisen ADC zur Erfassung des Drosselstroms erfordern, um beim Einsatz von Keramikkondensatoren die Stabilität der Regelschleife zu gewährleisten. Insbesondere bei einem mehrphasigen Controller wäre somit ein sehr teurer ADC nötig.

In [6] ist eine kostengünstigere Variante beschrieben, die eine Drosselstrom-Schätzfunktion zusammen mit einem ADC zur Abtastung des durchschnittlichen Drosselstroms einsetzt. Das Instabilitätsrisiko besteht aber weiterhin. Der STVCOT-Ansatz löst dieses Problem durch einen speziellen ADC zur Digitalisierung des Gesamtfehlers, also des Ausgangsspannungsfehlers und der Drosselströme. Die Schaltung nach [5] zeigt allerdings Oszillationen, die aus dem Grenzzyklus und der Sample-and-Hold-Stufe in der Stromregelschleife resultieren. Eine sorgfältig gewählte ADC-Auflösung in der Strom‑ und der Spannungsregelschleife löst das Grenzzyklus-Problem. Um die Nachteile der Sample-and-Hold-Stufe auszugleichen, ist extern eine Rampe mit hoher Steilheit nötig, die das Einschwingverhalten beeinflusst. Die STVCOT-Implementierung kommt ohne jede Steilheitskompensation aus.

Bild 1: Blockschaltbild der digitalen Constant-On-Time-Architektur.

Bild 1: Blockschaltbild der digitalen Constant-On-Time-Architektur.ST Microelectronics

Der passende AD-Wandler

Preis und Leistungsfähigkeit des Spannungs-ADCs sind weitere wichtige Kriterien. Seine Wandlungsrate beeinflusst das Einschwingverhalten des gesamten Controllers. Wie in [7] erwähnt, wurden mehrere komplexe, nichtlineare Verfahren angewendet, um hier ohne einen sehr schnellen und damit teuren ADC auszukommen. STVCOT entschärft die Anforderungen an den ADC, ohne dass sich die Komplexität erhöht. Am ADC-Eingang liegt die gesamte analoge Fehlerspannung (Bild 1) mit der Referenzspannung und dem Spannungsabfall an den Widerständen zum Erfassen des Drosselstroms an.Das ADC-Design ist hierdurch einfacher und schneller möglich.

Außerdem muss man keine komplexe nichtlineare Charakteristik implementieren, um die mangelnde Geschwindigkeit des ADC auszugleichen. Die Feinabstimmung der Applikation gelingt damit viel einfacher und schneller, da bis auf die PID-Koeffizienten keine weiteren Parameter festzulegen sind. Die nichtlineare Charakteristik wird häufig auch zur Phasenüberschneidung bei großen Lastsprüngen genutzt. In der STVCOT-Architektur wird die Phasenüberschneidung dagegen durch einen digitalen spannungsgesteuerten Oszillator (VCO) koordiniert, der sich zwischen dem PID-Block und dem On-Time-Modulator befindet (Bild 1).

Der VCO

Der PID-Regler ersetzt das analoge Filter bei der Schleifenkompensation. Sein Ausgang (hier mit COMP bezeichnet) ist ein digitales Signal, das der neuen, auf einem digitalen VCO basierenden PWM-Stufe zugeführt wird. Mit dem Einfügen des VCO zwischen dem PID-Regler (COMP) und der PWM-Stufe entsteht ein neuer Pulsweitenmodulator, der seinen Fehlerverstärker aus der klassischen analogen Voltage-Mode-Technik bezieht und die On-Time-Generierung mit den COT-Reglern gemeinsam hat. Die Verstärkung des neuen PWM lässt sich wie in Formel 1 gezeigt berechnen.

Formeln zum Beitrag.

Formeln zum Beitrag.

Darin steht der erste Term für die PWM-Verstärkung, während GVCO die Verstärkung des VCO angibt. Aus der Formel ist zu entnehmen, dass die Verstärkung zwischen COMP und Tastverhältnis-Generierung proportional zur Ausgangsspannung ist. Die Abhängigkeit von der Eingangsspannung steht dagegen für die Störgrößenaufschaltung.

Der Einfluss der Ausgangsspannung stellt hinsichtlich der Stabilität des Systems eine Schwachstelle dar, da die Gesamtverstärkung, die Phasenreserve und die Systembandbreite bei verschiedenen geregelten Ausgangsspannungen möglicherweise nicht unter Kontrolle sind. Um diese Abhängigkeit aufzuheben, muss GVCO von der Ausgangsspannung und der nominellen Schaltfrequenz FSW abhängig werden (Formel 2). Dann berechnet sich GVCO wie in Formel 3 genannt.

Bild 2a: Ansprechverhalten des Modulators.

Bild 2a: Ansprechverhalten des Modulators.ST Microelectronics

In einem Mehrphasensystem sorgt der digitale VCO dafür, die gegenseitige Phasenverschiebung automatisch entsprechend der Ausgangsspannung anzupassen: Der VCO-Ausgang triggert einfach einen On-Impuls im PWM-Signal. Die nominelle Ausgangsfrequenz des VCO ist dann das N-Fache des Nennwerts von FSW, wobei N die Zahl der Phasen angibt. Die COT-Architektur kann aber keine konstante Schaltfrequenz garantieren, da eben nicht die Frequenz, sondern das On-Intervall des PWM konstant bleibt. Tatsächlich muss die Frequenz sogar variieren, um Änderungen des Laststroms zu berücksichtigen [8].

Bild 2b: Der VCO verringert die Phasenverschiebung bei sprungförmigen Lastwechseln.

Bild 2b: Der VCO verringert die Phasenverschiebung bei sprungförmigen Lastwechseln.ST Microelectronics

Zur Lösung dieses Problems muss in den Modulator ein weiteres System, nämlich eine DFLL-Stufe (Digital Frequency Locked Loop) integriert werden [9]. Bild 2a zeigt das Ansprechverhalten des Modulators, wenn die Schaltfrequenz im statischen Zustand durch die DFLL-Stufe konstant gehalten wird. In Bild 2b ist die dem VCO zu verdankende geringere Phasenverschiebung nach einer Laständerung zu sehen.

Kriterien für das Design von DPWM und ADC

Aus [3] lassen sich einige Bedingungen entnehmen, die unbedingt erfüllt sein müssen um Grenzzyklen zu vermeiden – siehe Formel 4. Diese Bedingung setzt in der Regel einen hochauflösenden DPWM voraus. Sie besagt, dass die DPWM-Quantisierung (dTON) im statischen Zustand eine Ausgangsspannungsänderung hervorbringen muss, die geringer ist als die Auflösung des A/D-Wandlers (LSBADC).

Für einen COT-Regler lässt sich Formel 5 herleiten. Das STVCOT-Design hat eine maximale Schaltfrequenz von 1,1 MHz und eine maximale Ausgangsspannung von 2,3 V. Damit sind LSBADC = 2,3 mV und dTSW = 190 ps. Der ADC wandelt die gesamte Fehlerspannung um: soll eine Abweichung der offenen Regelschleife von ±128 mV korrigiert werden, betrifft dies nur sieben A/D-Bits.

Die Latenz-Werte des A/D-Wandlers sind von grundlegender Bedeutung für ein schnelles Ansprechverhalten. Daher fiel die Wahl auf einen Pipeline-A/D-Wandler mit drei Stufen à 1,5 Bit (Dual Edge). Die verbleibenden vier Bits werden mit einem Flash-Umsetzer implementiert. Die maximale Latenz beträgt hier zwei Taktperioden. Zum Minimieren der Abtastverzögerung entschied sich ST Microelectronics für ein Oversampling der Fehlerspannung. Infolge der 40 MHz betragenden Taktfrequenz ergibt sich eine maximale Latenz von 50 ns. Das Stabilitätsdesign des kompletten Systems kann dank des Oversamplings auch im analogen Bereich verifiziert werden.

Bild 3: Blockschaltbild der digitalen Reglerarchitektur.

Bild 3: Blockschaltbild der digitalen Reglerarchitektur.ST Microelectronics

Die digitale Architektur im Detail

Bild 3 zeigt die digitalen Komponenten des Reglers. Die PID-Stufe implementiert das Kompensationsnetzwerk. Am Ein- und Ausgang der PID-Stufe sind Anti-Aliasing-Tiefpassfilter nötig. Die digitale Übertragungsfunktion der PID-Stufe ist in Formel 6 zu sehen. Der mit „nom_working_woint“ bezeichnete Block in Bild 3 erzeugt einen Offset, der zu COMP addiert wird, um die Nennfrequenz des VCO festzulegen. Der VCO integriert das COMP-Signal bis zu einer bestimmten Schwelle, um das Einschalten einer Phase auszulösen. Außerdem legt der Working-Point-Block abhängig von der Referenzspannung und der Eingangsspannung der Regelschleife den nominellen Wert von TON fest.

Variiert wird TON durch die mit einem digitalen FSW-Filter implementierte DFLL-Stufe. Dieser Block vergleicht die vom VCO kommende tatsächliche FSW mit der nominellen FSW im statischen Zustand. Durch Integration dieses Frequenzfehlers erfolgt die Anpassung von TON. Der „phase_mng“-Block nimmt zusätzlich eine geringfügige Anpassung von TON vor. Dies geschieht abhängig vom Stromaufteilungs-Fehler, der sich aus der digital gemittelten Differenz zwischen dem durchschnittlichen Strom und den einzelnen Phasenströmen ergibt.

Der „endrv_mng“-Block ist für das Pulse-Skipping und Phase-Shedding verantwortlich. Hierfür nutzt er Nulldurchgangskomparatoren, um die einzelnen Phasen hochohmig zu schalten. Im Pulse-Skipping-Betrieb wird TON von der DFLL-Stufe so variiert, dass die Summe von TON und TOFF bei der nominellen Schaltperiode (1/FSW) angepasst und der Systemwirkungsgrad optimiert wird. Ist FSW kleiner als die minimale Schaltfrequenz (Grenze zum Ultraschall), wird der Low-seitige MOSFET eingeschaltet, um den Ausgang zu entladen.

Bild 4, oben: Vcore (orange) beim Anstieg des Laststroms von 18 auf 176 A mit 550 A/µs bei DC, 350 kHz und 1 MHz. Mitte: Vcore (grün) von 0 bis 5 A und Jittermessung bei 400 kHz (360 nH, 3 Phasen). Unten: Vcore (orange) bei 150, 550 und 1750 A/µs.

Bild 4, oben: Vcore (orange) beim Anstieg des Laststroms von 18 auf 176 A mit 550 A/µs bei DC, 350 kHz und 1 MHz. Mitte: Vcore (grün) von 0 bis 5 A und Jittermessung bei 400 kHz (360 nH, 3 Phasen). Unten: Vcore (orange) bei 150, 550 und 1750 A/µs.ST Microelectronics

Ergebnisse

Die Messungen in Bild 4 wurden an einer Server-Prozessor-Multiphasen-Applikation mit 1 MHz Schaltfrequenz, sechs Phasen, 100-nH-Drosseln und ausschließlich mit Keramikkondensatoren bestückten Ausgängen vorgenommen.

Die Abbildungen geben die außergewöhnliche Anpassungsfähigkeit der STVCOT-Regelschleifen-Architektur wieder, auch wenn sich der digitale Verbraucher heftig und unvorhersehbar verhält. Die Ausgangsspannung wird stets so geregelt, dass sie trotz des sehr großen Frequenzspektrums des digitalen Verbrauchers im vorgesehenen Spannungsfenster bleibt (Bild 4, oben). Dies gilt bei geringer ebenso wie bei sehr hoher Ausgangsleistung (Bild 4, Mitte) und sogar bei unterschiedlichsten Laständerungsraten in der Größenordnung von 150 A/µs bis 1750 A/µs (Bild 4, unten).

Referenzen

[1] Jian Li, Fred C. Lee: „Digital Current Mode Control Architecture With Improved Performance for DC-DC Converters“, Center for Power Electronics Systems, APEC 2008, S. 1087-1092

[2] G. Garcea, P. Mattavelli, K. Lee, F. C. Lee: „A Mixed-Signal Control for VRM applications“, proceedings of 11th European conference on power electronics and applications, September 2005.

[3] A. V. Peterchev, S. R. Sanders: „Quantization resolution and limit cycling in digitally controlled PWM converters“, IEEE Transactions on Power Electronics, Jan 2003, Vol. 18, S. 301-308

[4] Bin Huang, „Modeling and Design of Digital Current-Mode Constant On-time Control“, Thesis submitted to the Faculty of theVirginia Polytechnic Institute and State University, Feb. 19 2008, S. 32

[5] Shuilin Tian, Kuang-Yao Cheng, F. C. Lee, P. Mattavelli: „Small-signal Model Analysis and Design of Constant on-time V2 Control for Low-ESR Caps with External Ramp Compensation“, Energy Conversion Congress and Exposition (ECCE) 2011, IEEE, S. 2944-2951

[6] Kuang-Yao Cheng, Feng Yu, Shuilin Tian, F. C. Lee, P. Mattavelli: „Digital hybrid ripple-based constant on-time control for voltage regulator modules“, APEC 2011, S. 346-353

[7] Bin Huang, „Modeling and Design of Digital Current-Mode Constant On-time Control“, Thesis submitted to the Faculty of theVirginia Polytechnic Institute and State University, Feb. 19 2008, S. 19

[8] A. Mariani, G. R. Corva, Patent US2011/0148372 A1: „Switching voltage regulator and relative feed-forward control method“, ST Microelectronics, Agrate Brianza, IT

[9] Datenblatt zum LTC3770: „Fast No RSENSE Step-Down Synchronous Controller with Margining, Tracking and PLL“, Linear Technology

Fazit und Ausblick

Der vorgestellte kostenoptimierte digitale Regler basiert auf einem Constant-On-Time-Regler mit einem digitalen VCO im Pulsweitenmodulator. Die digitale Regelschleifen-Architektur (STVCOT) lässt mit Keramikkondensatoren Frequenzen von über 1 MHz je Phase zu, ohne dass eine Steilheits‑ oder virtuelle ESR-Kompensation erforderlich wäre. Der Jitter ist sehr gering und es kommt zu keinen Grenzzyklen.

Diese Architektur ermöglicht eine DPWM-Lösung ohne Dithering, die mit einer Auflösung von 190 ps und einem A/D-Wandler mit einer Stufenbreite von 2,3 mV, 7 Bit Auflösung und einer Abtastrate von 40 MSample/s realisiert ist. Das Ergebnis wurde dank des digitalen VCO ohne nichtlineare Regelcharakteristik erzielt, so dass sich das Applikationsdesign einfach und schnell gestaltet. Zum Zeitpunkt der Veröffentlichung werden alle Messwerte bei 1 MHz Schaltfrequenz und für sechs Phasen einschließlich der Jittermessung vorliegen.

Alessandro Zafarana

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arbeitet im Marketing bei ST Microelectronics in Mailand/Italien.

Daniele Giorgetti

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arbeitet im Marketing bei ST Microelectronics in Mailand/Italien.

Osvaldo Zambetti

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arbeitet im Marketing bei ST Microelectronics in Mailand/Italien.

(lei)

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