IAR Embedded Workbench für RISC-V

Die Version 1.20 der IAR Embedded Workbench für RISC-V unterstützt den Basisbefehlssatz RV32E für kleinere Embedded-Prozessoren mit nur 16 Registern. (Bild: IAR)

Die Version 1.20 der IAR Embedded Workbench für RISC-V unterstützt den Basisbefehlssatz RV32E für kleinere Embedded-Prozessoren mit nur 16 Registern (die Hälfte dessen, was in RV32I verfügbar ist) und dabei wird viel Flächenbelegung in den kleinsten Chips beseitigt.

Die Standarderweiterung für Atomic (A) ergänzt Anweisungen zum geschützten Lesen, Modifizieren und Schreiben von Speicherwerten für die Synchronisation verschiedener Hardware-Prozesse, die im selben Speicherbereich laufen. Die Optimierungstechnologie der IAR Embedded Workbench ermöglicht den Entwicklern zudem, dass die Anwendung den Anforderungen entspricht und die Nutzung des On-Board-Speichers optimiert.

RISC-V ist eine freie und offene Befehlssatzarchitektur (ISA), die auf etablierten Prinzipien des Reduced Instruction Set Computing (RISC) basiert. Einer der Hauptvorteile bei der Entwicklung mit RISC-V ist die Flexibilität der Architektur, die es OEMs und SoC-Anbietern ermöglicht, anwendungsspezifische Kerne mit genau den Spezifikationen zu entwickeln, die für die Anwendung erforderlich sind.

(aok)

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