Bild 2: Die Fehlerrate von LPDRAM hängt ab von Faktoren wie SoC, thermischem Design, DRAM-Dichte sowie DRAM-Prozessierung und Test.

Bild 2: Die Fehlerrate von LPDRAM hängt ab von Faktoren wie SoC, thermischem Design, DRAM-Dichte sowie DRAM-Prozessierung und Test. (Bild: Micron)

Die Einführung des LPDDR4-Standards im Jahr 2014 verdoppelte im Vergleich zu LPDDR3 die Datenraten und senkte die Betriebsspannung, was etwa bei Mobiltelefonen und Tablet-PCs für höhere Leistung, eine längere Akkulaufzeit und damit für ein erheblich verbessertes Benutzererlebnis sorgte. Mit dem Start von LPDDR4x im Jahr 2016 ließ sich die Laufzeit dank der gegenüber Standard-LPDDR4 um bis zu 20 Prozent gesteigerten Energieeffizienz nochmals  verlängern (Bild 1).

Bild 1: Jährliche Entwicklung des Spitzendurchsatzes an Daten für mobile Plattformen.

Bild 1: Jährliche Entwicklung des Spitzendurchsatzes an Daten für mobile Plattformen. Micron

LPDDR4-Speicher ist ebenfalls wichtig für IoT-Anwendungen wie zum Beispiel Wearable-Produkte, für deren Entwicklung sich durch Limitierungen bei der Energieversorgung entscheidende Einschränkungen ergeben. Für den Automobilbereich ist der LPDDR4-Speicher dank der höheren Bandbreite und der energetischen Vorteile bestens geeignet und kann beispielsweise für Fahrzeugsubsysteme wie Infotainmentsysteme oder Fahrerassistenzsysteme eingesetzt werden.

ECk-Daten

Microns LPDDR4- und LPDDR4x-Speicher mit ECC-Technologie sorgen für hohe Bandbreiten und Energieeinsparungen. Mithilfe von ECC werden Einzelbitfehler erkannt und automatisch korrigiert, um eine gesteigerte Zuverlässigkeit zu erreichen. Die Einsparungen im Standby- und im Refresh-Verbrauch unterstützen Niedrigenergiefunktionalitäten. Zudem wird die Leistung bei hohen Temperaturen verbessert, was wiederum die Energieneutralität unterstützt, die von der Automobilbranche und anderen bei hohen Temperaturen arbeitenden Anwendungen benötigt wird.

Die LPDDR4-Spezifikation wurde konzipiert, um weitere Fortschritte der DRAM-Verfahrenstechnik zu übernehmen, zu denen auch die Verkleinerung der Speicherzelle gehört. Um die Zellkapazität bei geringerer Größe beizubehalten, bedarf es einer komplexeren Fertigung. Je kleiner, desto länger dauert es, bis die einzelne Speicherzelle ihre volle Ladung erreicht. Dieser Effekt macht es für die Hersteller zunehmend schwieriger, beim Wechsel zu Folgegenerationen die Erträge und die Zuverlässigkeit beizubehalten.

Einzelbitfehler

Die DRAM-Erträge sind in erster Linie durch Einzelbitfehler eingeschränkt. Bei einigen dieser Fehler kann es sich gegebenenfalls um Hard-Fail-Bits handeln, bei denen ein Bit bei 1 oder 0 stecken bleibt. Diese werden stets mithilfe redundanter Elemente repariert. Die meisten Fehlerbits sind jedoch marginaler Art. Solange sie oft genug refresht oder über eine längere Zeit geschrieben werden, funktionieren sie korrekt.

Die Reparatur dieser Bits, die einen sehr niedrigen Prozentsatz des Arrays darstellen, erfordert eine zunehmende Anzahl redundanter Elemente, wodurch sowohl die Chipgröße als auch die Komplexität zunehmen. Es ist anzumerken, dass die DRAM Write Recovery Time (tWR) und die 64-ms- oder 32-ms-Refresh-Spezifikationen sehr konservativ festgelegt wurden, damit die meisten dieser schwachen Bits durchkommen. Ohne diese Bits könnten die Refresh- und tWR-Spezifikationen erheblich gelockert werden, was sich sowohl auf die Leistung als auch den Energieverbrauch positiv auswirken würde (Bild 2).

 

Welche Vorteile ECC im Detail bietet, erfahren Sie auf der nächsten Seite.

Variable Refresh Time Bits

Bild 2: Die Fehlerrate von LPDRAM hängt ab von Faktoren wie SoC, thermischem Design, DRAM-Dichte sowie DRAM-Prozessierung und Test.

Bild 2: Die Fehlerrate von LPDRAM hängt ab von Faktoren wie SoC, thermischem Design, DRAM-Dichte sowie DRAM-Prozessierung und Test. Micron

Ein weiteres Phänomen, das mit jeder Verkleinerung zunimmt, sind die variablen Refresh Time Bits oder VRT-Bits. Hierbei handelt es sich um gelegentliche zufällige Einzelbitfehler, die auftreten, wenn sich die Refresh-Zeit ändert, nachdem das DRAM erhitzt wurde (also beim Reflow-Löten bei der Platinenbestückung). Diese VRT-Bits sind zwar relativ selten, jedoch äußert problematisch, wenn sie auftreten, nachdem das DRAM die Endprüfung beim Hersteller bereits durchlaufen hat. In diesem Fall ist die Reparatur schwierig oder unmöglich.

Um die durch nachträgliche Reparaturen oder Ausschussteile entstehenden Kosten zu verringern und akzeptable Ausfallraten zu erreichen, testen die DRAM-Hersteller die Speicherbits gegenwärtig unter viel strengeren Bedingungen als es die Spezifikationen erfordern. Ziel ist es, die VRT-Bits aufzuspüren, bevor sie tatsächlich versagen.

Diese Tests sind zwar weitgehend erfolgreich, gehen jedoch zu Lasten der Ausbeute. Strengere Überprüfungen können erheblich höhere Ausschusszahlen zufolge haben, da im Rahmen des Verfahrens zur Identifizierung von tatsächlichen VRT-Dies zahlreiche Exemplare aussortiert werden, die eigentliche keinen VRT-Fehler verursachen würden. Hinzu kommt, dass kein Testverfahren perfekt ist und unter Umständen VRTs unbemerkt bleiben, die dann bei den OEMs landen. Angesichts dieser weiterhin von VRT-Bits ausgehenden Probleme benötigten die Speicherhersteller eine neue Technologie, mit der sich die Zuverlässigkeit künftiger Produkte steigern und die Kosten kontrollieren lassen können.

Die Vorteile von ECC

Das Fehlerkorrekturverfahren ECC (Error Correcting Code) ist eine etablierte Speichertechnologie, mit deren Hilfe die Zuverlässigkeit für ein breites Anwendungsspektrum gesteigert wird. ECC macht es möglich, dass Speicherchips ein neues Redundanzniveau erreichen. Hierzu kommt ein Hamming-Code zum Einsatz, der eine geringe Zahl von Paritätsbits generiert, die mit den Benutzerdaten im Speicher-Array abgelegt werden. Der Hamming-Code sorgt dafür, dass eine kurze Bitfolge ein wesentlich längeres Datenwort schützen kann. Microns LPDDR4-Komponenten verwenden beispielsweise 8 Paritätsbits, mit denen die Korrektur eines 128-Bit-Datenworts unterstützt wird. Diese Paritätsbits lassen sich einsetzen, um einen Einzelbitfehler im 128-Bit-Wort aufzuspüren und zu korrigieren.

Jedes Mal, wenn Daten in den Speicher geschrieben werden, werden auch die zugehörigen Paritätsbits aktualisiert. Werden die Daten gelesen, verifiziert das DRAM die Integrität des gesamten 136-Bit-Codewortes (128 Bit Daten plus 8 Paritätsbits). Wird ein Einzelbitfehler erkannt, wie beispielsweise ein VRT-Bit, das nach der Platinenbestückung auftritt, wird dieser Fehler automatisch per ECC korrigiert. Angesichts der Tatsache, dass zwei Einzelbitfehler in ein und demselben Codewort äußerst unwahrscheinlich sind, bietet die ECC-Technologie eine effektive Möglichkeit zu deren Eliminierung.

Da es sich bei ECC um eine passive Technologie handelt, werden Fehler automatisch erkannt und korrigiert. Ein Eingreifen durch die Entwickler ist nicht erforderlich. Darüber hinaus erfolgt die Korrektur für den Rest des Systems vollständig transparent.

 

Warum die Fehlerkorrektur die Gesamtbetriebskosten sowie den Energieverbrauch des Speichers senkt, zeigen wir auf der folgenden Seite.

Niedrigere Gesamtbetriebskosten

Ein weiterer Vorteil, der sich durch die Erweiterung von LPDDR4 um ECC ergibt, ist die Tatsache, dass sich damit in puncto Energieverbrauch, Leistung und Aufwand die Gesamtbetriebskosten senken lassen. So bewirkt ECC in LPDDR4 eine leichte Erhöhung der Wirkleistung (von circa 5 bis 7 Prozent). Diese Steigerung ergibt sich aus den zusätzlichen Speicherbits und den Logikschaltungen, die benötigt werden, um die ECC-Paritätsbits zu speichern und zu verarbeiten. Gleichzeitig kann ECC erhebliche Senkungen des Standby- und des Refresh-Verbrauchs zur Folge haben.

Befindet sich ein Gerät im Ruhemodus, muss DRAM-basierender Speicher regelmäßig refresht werden, um den Verluststrom der einzelnen Speicherzellen auszugleichen. Die Verwendung von ECC steigert die Zuverlässigkeit und erlaubt es dem DRAM, die Refresh-Raten zu verringern. Für die meisten Anwendungen mit niedrigem Energieverbrauch gleichen die zusätzliche Zuverlässigkeit und die überlegene Standby-Effizienz den geringfügig höheren Wirkstrom aus.

Energieeffizienz

Bild 3: Energieaufnahme von LPDDR4-Speicher mit und ohne ECC für Anwendungen mit geringem Energieverbrauch.

Bild 3: Energieaufnahme von LPDDR4-Speicher mit und ohne ECC für Anwendungen mit geringem Energieverbrauch. Micron

Die Energieeffizienz von LPDDR4 mit ECC hilft den OEMs darüber hinaus auch, bei der Migration beziehungsweise dem Wechsel zu Mobilgeräten der nächsten Generation die Energieneutralität zu erreichen. Das heißt, es können umfassendere Funktionalitäten angeboten werden, ohne dass dafür größere Akkus notwendig sind oder die Nutzungsdauer sinkt (Bilder 3 und 4).

Bild 4: Der Energieverbrauch von LPDDR4 für Anwendungen mit mittlerem und hohem Verbrauch mit und ohne ECC.

Bild 4: Der Energieverbrauch von LPDDR4 für Anwendungen mit mittlerem und hohem Verbrauch mit und ohne ECC. Micron

Was die Leistung betrifft, gibt es mit ECC eine geringe zusätzliche Leselatenz, die in den diesbezüglich spezifizierten Werten berücksichtigt wird. Damit das DRAM Zeit hat die Paritätsbits zu berechnen, wird ebenfalls eine zusätzliche Schreiblatenz benötigt. Diese Zeit spiegelt sich in der 18-ns-tWR-Spezifikation wieder (verglichen mit 15 ns für LPDDR3).

Teile der Branche haben aufgrund von Skalierungsproblemen erwägt, zu einer tWR-Spezifikation von 45 ns überzugehen. Die Einbindung von ECC könnte die Notwendigkeit für diese Steigerung innerhalb der LPDDR4-Spezifikation entschärfen. Diese Entschärfung der tWR-Zunahme macht die durch die geringe zusätzliche Leselatenz verursachten Leistungsverluste mehr als wett.

Dadurch, dass die Paritätsbits und die ECC-Logik untergebracht werden müssen, geht mit ECC ebenfalls ein etwas größeres Chipformat einher. Die Kosten werden jedoch spielend durch die höhere Zuverlässigkeit für OEMs sowie die höheren Erträge und die niedrigeren Überprüfungskosten auf Seiten der DRAM-Hersteller aufgefangen.

ECC kann zusätzlich auch die LPDDR4-Leistung bei hohen Temperaturen verbessern. Die DRAM-Refresh-Anforderungen verdoppeln sich ungefähr je 10 °C Temperaturanstieg, wobei die maximal zulässige Standardtemperatur für DRAM bei 85 °C liegt. Mobiles DRAM macht da keine Ausnahme. Auch wenn der Betrieb im Allgemeinen bis 105 °C unterstützt wird, liegt die Refresh-Spezifikation bei 85 °C. Zwischen 85 und 95 °C muss die Refresh-Rate (tREFI) durch den Speicher-Controller verdoppelt und zwischen 95 und 105 °C vervierfacht werden.

Dementsprechend benötigt ein 8-GB-LPDDR4-Speicher bei 95 bis 105 °C über 18 Prozent der Zeit eines All-Blank-Refresh-Befehls. In dieser Zeit lassen sich keine nützlichen Befehle ausführen, während gleichzeitig erheblich Strom verbraucht wird. Es ist gegebenenfalls möglich, im Hintergrund jeweils einzelne Speicherbänke zu refreshen, dies müsste allerdings fast ununterbrochen geschehen. Bei zukünftigen Komponenten mit höheren Speicherdichten wird dieses Problem natürlich noch gravierender.

Da Refresh-Raten sehr konservativ festgelegt werden, können für DRAM mit ECC Raten verwendet werden, die ungefähr einem Viertel der Spezifikationswerte entsprechen. Auf diese Art und Weise lassen sich insbesondere bei erhöhten Temperaturen erhebliche Stromeinsparungen erzielen. Darüber hinaus können die zuvor beschriebenen Leistungseinbußen abgemildert werden, was allerdings Änderungen für die aktuelle JEDEC-Spezifikation bedeuten würde.

Im Automobilbereich wie auch für andere Anwendungen, die Betriebstemperaturen über 105 °C erfordern, ist DRAM mit ECC die einzige praktikable Lösung. Ein LPDDR4-Gerät mit ECC kann zwischen 115 und 125 °C mit derselben Refresh-Rate betrieben werden wie ein Gerät ohne ECC zwischen 95 und 105 °C. Dieser Bereich stellt für Enterprise-Anwendungen mit modernen Speicherlösungen (MicroSD-Karten) die typische Systemtopologie dar.

 

 

(ku)

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