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Mit dem ersten European 3D TSV Summit am 22. und 23. Januar in Grenoble hat die europäische Forschungs-Community nun eine eigene Plattform zur Darstellung ihrer spezifischen Stärken. Diese liegen in Materialien, Equipment und Test-Strategien für die 3D-Systemintegration per Chip-Stacking mit Interconnect über vertikale, galvanisch eingebrachte Through-Silicon Vias (TSV). Mit 300 Teilnehmern und mehr als 100 Präsentationen führender Experten war der europäische TSV Summit ein Erfolg vom Start weg unter dem Motto „3D meets More than Moore“.

Die Technologietreiber hinter dem neuen 3D-IC-Event sind die Forschungsinstitute CEA-Leti in Grenoble, Fraunhofer IZM/ASSID in Dresden und Imec im belgischen Leuven. Sie alle sind intensiv in die Grundlagenentwicklung für 3D-ICs und ihrer Fertigungstechniken involviert, und sie haben seit Längerem nach einem geeigneten Forum zur Profilierung ihrer Positionen bei der mittel- und längerfristigen 3D-Technologie-Evolution gesucht. Die Schirmherrschaft des neuen TSV-Summit hat Semi Europe. Imec fokussiert im Bereich der TSV-Techniken für 2,5D- und 3D-ICs auf Roadmapping, Test und Cost-of-Ownership.

Eric Beyne, Imec Scientific Director for Interconnect Technologies, hielt eine Keynote auf dem ersten European 3D TSV Summit.

Eric Beyne, Imec Scientific Director for Interconnect Technologies, hielt eine Keynote auf dem ersten European 3D TSV Summit.Imec

Die prozeduralen Abschnitte konvergieren

Was die Evolution der 3D-TSV-Technogie betrifft, konstatiert Eric Beyne, bei Imec Program Director für 3D-System-Integration (siehe auch das Interview im Textkasten), einen Pfad zur methodisch angelegten Konvergenz. Anfangs, erinnert Beyne, herrschte eine gewisse Konfusion, welche Applikationen welche Technologielösungen erfordern. Diese Phase sei jetzt überwunden. Es gebe eindeutige Treiber für die hochvolumige Fertigung und einen maßgeblichen Trend der Konvergenz der verschiedenen prozeduralen Abschnitte, etwa der Waferverarbeitung, dem Stacking und Wafer-Thinning.

Bild 1: Der Via-Middle-Prozess zur Erzeugung der Through-Silicon-Vias – zwischen Front-End- (FEOL) und Back-End-Wafer-Bearbeitung (BEOL).

Bild 1: Der Via-Middle-Prozess zur Erzeugung der Through-Silicon-Vias – zwischen Front-End- (FEOL) und Back-End-Wafer-Bearbeitung (BEOL).Imec, European 3D TSV Summit 2013

Die 3D-Technologie, sagt Beyne, lässt sich am besten als Sequenz von drei Prozessmodulen darstellen: dem Front-End mit der TSV-Generation zwischen dem FEOL- (Herstellung der Schaltelemente) und dem BEOL-Processing (Interconnect). Der Prozess folgt damit dem Prinzip des Via-Middle (Bild 1).

Das Mid-End-Segment der Fertigung befasst sich mit dem für die Interposer-Herstellung erforderlichen Wafer-to-Carrier-Bonding und dem Ausdünnen des Interposers, um die Enden der Vias, die als elektrogalvanisch erzeugte Cu-Nails den Wafer durchdringen, auf der Rückseite des Wafers freizulegen. Nach der rückseitigen Oberflächenbearbeitung per CMP (Chemical Mechanical Polishing) folgt die Passivierung der Wafer-Rückseite und das Aufbringen der Microbumps. Das Back-End besteht, in der neuen 3D-Taxonomie, aus dem eigentlichen Die-Stacking.

Auf einen Blick

Von 2,5D mit Chip und Interposer zu echtem 3D: Um diesen Schritt kosten- und prozessmäßig zu beherrschen, arbeiten Industrie und Forschung eng zusammen. Der Imec Scientific Director for Interconnect Technologies berichtete dazu auf dem ersten European 3D TSV Summit.

Die Herstellung des 2,5D-Interposers involviert kritische Prozessschritte, speziell beim Bonden des dünnen Wafers auf ein temporäres Substrat zum Einbringen der TSVs und dem Re-Routing des Interconnect (RDL, Redistribution Layer). Daran schließt sich das ebenso kritische Debonding an, wenn möglich bei Raumtemperatur durch einen einfachen Peel-Prozess anstelle eines thermischen, Laser- oder lösungsmittelbasierten Prozesses. Auch das erzwingt kostenkritische Entscheidungen. Die Industrie neigt inzwischen zum Peel-Debond-Carrier-System.

Skalierungseffekte

Ein wesentlicher Punkt in Beynes Präsentation auf dem Summit waren die Effekte und Resultate der TSV-Skalierung, sowohl im Hinblick auf deren Durchmesser und des Aspect Ratio (Verhältnis der Länge zum Durchmesser), sowie der Dicke des Interposers. Das Downscaling des TSV-Durchmessers verringert die Kapazität und reduziert den mechanischen Stress auf den Stack infolge der unterschiedlichen Temperaturkoeffizienten von Kupfer und Silizium. Das Ausdünnen des Si-Interposers verringert ebenfalls dessen Kapazität. Außerdem verkürzt sich dadurch die für den Ätzprozess und die Galvanik der Vias notwendige Zeit, und es vereinfacht die Cu-Barrier-Seed-Deposition.

Andererseits verbessert das Vergrößern des Via-Durchmessers die thermische Performance in Bezug auf Hot-Spots, die sich radial und zylindrisch im Stack ausbreiten und damit mechanische Spannungen in den einzelnen Layern auslösen. Dies wirkt sich, wie andere ähnliche Effekte, negativ auf den Microbump-Interconnect und auf den Package-Underfill aus – wegen des unterschiedlichen Schrumpfverhaltens – mit dem Ergebnis, dass der Interposer eine wellige Gestalt annimmt. Dies ist ein signifikantes Hindernis, das es mit geeigneten Maßnahmen zu überwinden gilt. Als eine Abhilfestrategie untersucht man bei Imec Underfill-Materialien mit niedrigem Temperaturkoeffizienten durch Beimischung von Silica-Partikeln (SiO2) oder auch dünnere Microbump-Strukturen.

Bild 2: POR-5x50-Prozess (Process of Record mit 5 µm Durchmesser und 50 µm Länge).

Bild 2: POR-5x50-Prozess (Process of Record mit 5 µm Durchmesser und 50 µm Länge).Imec, European 3D TSV Summit 2013

Signifikant sind die Kostenmodelle für das Skalieren der TSV-Kanäle und ihrer Kupferfüllung im Vergleich zu Imecs POR-5×50-Prozess (Process of Record mit 5 µm Durchmesser und 50 µm Länge), also mit einem Aspect Ratio von 10 (Bild 2). Erstaunlicherweise nimmt der TSV-Ätzprozess nur etwa 31 % der Gesamtkosten der TSV-Erzeugung ein. Ein größerer Kostenfaktor, mit 35 %, ist das rückseitige chemisch-mechanische Polieren (CMP) und das Freilegen der Cu-Nails. Die Erzeugung der Cu-Vias nimmt 27 % der Gesamtkosten in Anspruch, woran die Galvanik für die Kupferfüllung und der Barrier-Seed Prozess zu gleichen Teilen partizipieren. Ein relativ geringer Kostenfaktor, mit 8 %, ist die Deposition des Liners, der den Si-Wafer gegen die Kontaminierung durch Kupfer schützen soll.

Wie Beyne feststellt, führt das Aufwärtsskalieren der TSV-Struktur auf 10 x 100 µm zu einem Kostenanstieg um beinahe 50 %, wobei der CMP-Prozessschritt nun 49 % der Gesamtkosten ausmacht. Dies liegt an der größeren Ätztiefe und damit größerem Zeitaufwand für die Galvanik der Vias. Hinzu kommt ein intensiverer CMP-Prozess für das Wafer-Thinning. Der gegenteilige Effekt tritt ein, wenn der TSV-Durchmesser auf 3 µm verringert wird, was das Aspect Ratio auf 3 x 50 (oder 17) erhöht. Dies reduziert die Gesamtkosten im Vergleich zu den 10×100-Vias auf etwa 90 %.

Bild 3: Imecs Roadmap für das 3D-TSV-Scaling.

Bild 3: Imecs Roadmap für das 3D-TSV-Scaling.Imec, European 3D TSV Summit 2013

Roadmap

Innerhalb dieses Szenarios schlägt Beyne eine Roadmap der 3D-TSV-Skalierung für unterschiedliche Applikationen vor (Bild 3). Kurzfristig, bei der gegenwärtigen Dominanz der 2,5D-Technik, sei ein Aspect Ratio von 10 x 100, oder 10, angebracht. Zu einem späteren Zeitpunkt, wenn das echte 3D-Stacking für Volumenapplikationen einsatzreif ist, sieht Beyne einen Übergang auf 3×50-TSVs, entsprechend 17. Nach 2014, mit höher komplexem Wafer-to-Wafer-Stacking als Mainstream-Prozess, wäre es vorteilhaft, 2×30-Vias in 30 µm dicken Wafern zu nutzen.

„Das Roadmapping in diesem Bereich verläuft nicht wie in der CMOS-Arena, wo man alle zwei Jahre einen neuen Node anpeilt“, erklärt Beyne, und ergänzt: „Ein Aspect-Ratio von 10 kennzeichnet die erste TSV-Generation, wobei eine Konvergenz auf 5 x 50 µm für die meisten Applikationen erkennbar ist.“ Für die Barrier-Seeds haben sich Technologien wie PVD etabliert. Mit immer kleineren TSV-Durchmessern müssen auch hier neue Wege und Methoden gefunden und eingeführt werden.

Als Fazit, so Beyne, lässt sich konstatieren: Konvergenz ja, Standardisierung nein – noch nicht. Denn Standardisierung setzt strikte dimensionale Definitionen. Doch die Konvergenz auf bestimmte Prozesse und Größenordnungen gibt eine gewisse Richtung für die Entwicklung von Tools und Materialien vor. Bis vor kurzem wurden unterschiedliche Technologien für die TSVs und Tools jeder Applikation vorausgesetzt. Das, stellt Beyne fest, ist sehr kostspielig und kaum akzeptabel. Konvergenz, wie sie sich heute zeigt, ist ein wesentlicher Schritt zu Mainstream-Lösungen bei der 3D-Integration mit Through-Silicon Vias.

Fünf Fragen an den Experten

Eric Beyne, bei IMEC Program Director für 3D-System-Integration und einer der prominenten Keynoter auf dem Summit, äußerst sich hier, wie das TSV-Scaling die Cost-of-Ownership-Struktur, bezogen auf Imecs Via-Middle-Prozessfluss, beeinflusst, und wie sich die gesamte Kostenstruktur durch das Wafer Thinning der Si-Interposer günstig gestalten lässt.

Wie ist Imecs Engagement in 3D-ICs strukturiert?

Wir arbeiten an Fragen der 3D-Systemintegration in einer vorwettbewerblichen Kollaboration mit etwa 35 Industriepartnern, deren Mitarbeiter bei uns in Leuven tätig sind. Das Programm ist global aufgestellt. Es schließt die führenden 3D-Foundries wie TSMC und Samsung ein, außerdem die traditionellen OSAT-Häuser (Out-Sourced Assembly and Test). Wir arbeiten auch mit den größeren Materiallieferanten und Equipment-Herstellern in diesem Bereich wie Applied Materials, Lam, Süss Microtec und anderen.

Die Finanzierung dieser Programme basiert vollständig auf Beiträgen der Industrie. Die EU involviert sich in Satellitenprojekten bei den Partnern, sofern sie in der EU ansässig sind. Dasselbe gilt für die Förderung einzelner Programme durch Eniac und Aeneas. In einigen unserer Projekte, beispielsweise mit der Tepla GmbH, gibt es gute Chancen für die Förderung seitens der EU.

Wo liegen die Herausforderungen im TSV-Prozess?

TSV involviert schwierige neue Technologien und Prozessschritte wie Bonding und Debonding der Wafer oder Interposer auf temporären Substraten. Auch ist eine Reihe von neuartigen Materialien erforderlich, die sich in einem frühen Entwicklungsstadium befinden. Alles das impliziert sehr kritische Kostenstrukturen, was Einfluss auf den Status der Marktreife hat. In Bezug auf die Erzeugung der vertikalen Vias bevorzugen wir das Via-Middle-Konzept, also zwischen FEOL und BEOL.

Interposer als Träger für den Interconnect innerhalb des Chip-Stack sind derzeit das Hauptthema der 2,5D-Integration.

Die 2,5D-Integration eignet sich gut, um Speicher und Logik in einem Gehäuse oder System zu kombinieren. Doch deren Layout erfordert ein gewisses Re-Routing für die Signalverteilung und Stromversorgung. Dies geschieht auf dem Si-Interposer, mit mindestens zwei zusätzlichen Metallisierungsebenen. Diese Technologie, wie sie seit mehreren Jahren von Xilinx in einer FPGA-Serie eingesetzt wird, basiert auf gängigen CMOS-Prozessen mit Damascene-Techniken. Die gesamte 2,5D-Technik, bestehend aus Chip und Interposer, lässt sich in einer Fab fertigen.

Da läuft derzeit eine intensive Diskussion, wer was übernehmen sollte.

Da gibt es unterschiedliche Denkschulen. Unserer Ansicht nach bieten die Foundries einen effektiven Weg. Die Interposer sind heute typischerweise 100 µm dick. Doch das ist nicht der eigentliche Kostenfaktor. Kritischer sind der Zeitaufwand für die TSV-Galvanik und die Bearbeitung der Wafer-Rückseite, mit dem Freilegen der Kupfer-Vias. Außerdem: Beim Verkleinern der TSVs, etwa von 10 µm Durchmesser und 100 µm Länge auf 5 x 50 µm, skalieren die Kosten nicht mit dem Durchmesser.

Mit der gegenwärtigen 5×50-µm-Technologie erreichen wir einen TSV-Pitch von 10 µm. Wenn wir weiter abwärts skalieren, etwa auf 3-µm-TSVs, realisieren wir einen Pitch von 6 µm. Das sollte für absehbare Zeit ausreichend sein. Wir arbeiten derzeit an Konnektivitätsmodellen mit 20 µm und 10 µm Pitch.

Sie haben auf dem Summit die Ergebnisse Ihres Metrologie-Programms mit der Tepla GmbH vorgestellt.

Das ist ein wesentlicher Fortschritt. PVA Tepla hat eine starke Kompetenz in der akustischen Mikroskopie und ist mittlerweite ein Technologieführer auf diesem Gebiet. Tepla hat kürzlich ein sehr hochfrequentes Messsystem angekündigt, das bei 1 GHz arbeitet. Wir setzen es bei der Detektion von Voids in den Kupfer-Vias ein. Tepla hat eine Tool-Version entwickelt, die für die Wafer-Inspektion nach dem Bonden einsatzreif ist. An diesem Punkt ist für die TSVs noch Rework möglich, um einen Verlust von Silizium zu vermeiden. Die Industrie erwartet dringend eine passende Metrologie für nicht-destruktive Tests auf dieser Fertigungsstufe. Deshalb ist diese Ankündigung ein wichtiger Durchbruch.

Ulrich Mengele

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ist Gründer und Managing Director der Mengele PMC in München.

(lei)

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