Erhöhte Zuverlässigkeit von ICs

Bild 1: Beispiel einer topologischen ESD-Prüfung. Die elektrische Regel besagt, dass die mit den I/O-Pads verbundenen Gatter durch einen Widerstand (r > 100) und Turn-off-MOS-Transistor geschützt werden sollen. Mentor Graphics

Zunehmend wird über Klassen von Designfehlern berichtet, welche die Zuverlässigkeit von integrierten Schaltungen beeinträchtigen und mit herkömmlichen Methoden nur schwer zu überprüfen sind. Designer müssen neue Wege beschreiten, um diese Fehler vor der Übergabe an die Fertigung zu erkennen und zu beheben. Einige typische Zuverlässigkeitsprobleme, die während des Designs gelöst werden müssen, sind:

• Elektrische Überlastung (EOS),
• Elektromigration (EM),
• elektrostatische Entladung (ESD),
• Hot Carrier Injection (HCI),
• Latch-Up,
• negative Bias Temperature Instability (NBTI),
• zeitabhängiger dielektrischer Durchschlag (TDDB),
• Verschiebung der Schwellenspannung (Vt shift).

Bisher wurde zur Zuverlässigkeitsanalyse die Simulation verwendet. Diese kann jedoch sehr lange dauern und die Ergebnisse können nur so gut sein, wie die extrahierten Spice-Netzlisten, Spice-Modelle, Stress-Modelle und Input-Stimuli. Ein anderer konventioneller Ansatz besteht darin, traditionelle Design Rule Check-Regeln (DRC) zum Auffinden von Zuverlässigkeitsbedingungen zu verwenden, die das Hinzufügen eines zusätzlichen Marker Layers in der IC-Layout-Datenbank erfordern. Das Hinzufügen eines Marker Layers ist ein manueller Prozess, der fehleranfällig ist und zusätzliche DRC-Durchläufe erfordert, die wiederum mehr Zeit kosten.

Um diese Art von Problemen besser zu lösen, haben Designer eine neue Klasse der Designverifikation eingeführt, die sogenannte IC-Zuverlässigkeitsprüfung. Diese ist eine Möglichkeit, um die Robustheit eines Designs auf Schaltplan- und Layout-Ebene zu verifizieren. Das geschieht in Abhängigkeit von elektrischen Designregeln, die die Leistungsfähigkeit der integrierten Schaltung und Zuverlässigkeitsstandards definieren. Obwohl die Einhaltung dieser Regeln von der Foundry für die Übergabe an die Fertigung nicht unbedingt verlangt wird, kann die Nichteinhaltung der Regeln zu einer geringeren Ausbeute, übersehenen Fehlern, die erst beim Kunden auftreten und späteren Ausfällen im Feld führen. Eine robuste Zuverlässigkeitsprüfung verbessert das Design und verringert die Anzahl der Dies, die während der Endprüfung für katastrophale elektrische Fehler sowie vorzeitige Ausfälle im Feld empfänglich sind.

Besonderheiten der Zuverlässigkeitsprüfung

Leider sind die Zuverlässigkeitsregeln relativ komplex, nicht standardisiert und nehmen in Anzahl und Typ zu. Konventionelles ERC basiert auf Netzlisten und kann die neuen Anforderungen nicht erfüllen, wie das Überprüfen von nicht angeschlossenen Bausteinen, Netzen oder Pins, das Aufspüren an hohe Spannungen angeschlossener Dünnoxid-Gatter, die Überprüfung von Verstößen gegen die maximal zulässige Anzahl von seriellen Transfergattern oder die Suche nach Problemen im Zusammenhang mit Level-Shifter-Designs. Andere komplexe Prüfungen verwenden geometrischen Layout-Informationen zusätzlich zu Netzlisten, wie im Fall der minimalen hot-N-Well-Abstands-Prüfungen zwischen zwei Trenches.

Die Regeln für die elektrische Zuverlässigkeit werden oft als topologische Strukturen definiert, statt als Prüfungen einzelner Bausteine/Pins. Geometrische Regeln, die für das Layout angewendet werden, können mit diesen Topologien in Verbindung gebracht werden, um ordnungsgemäßes Design, Funktion, Leistung und Ausbeute zu gewährleisten. Einige Designregeln kombinieren geometrische und elektrische Prüfungen.

Zuverlässigkeitsregeln sind oft projektspezifisch und werden auf der Basis von Erkenntnissen entwickelt, die von früheren Designs stammen. Sie können auch potenziell neue Fehler vorwegnehmen. Dies macht hochflexible, frei konfigurierbare Werkzeuge erforderlich, die die schnelle, präzise Entwicklung von anwenderspezifischen Regeln unterstützen.

Zuverlässigkeitsregeln sind von entscheidender Bedeutung und eine besondere Herausforderung bei Designs mit mehreren Spannungsdomänen und gemischten analogen/digitalen Schaltungen, zum Beispiel von Low-Power-Komponenten für mobile oder andere batteriebetriebene Anwendungen. Derartige Designs mit mehreren Spannungsdomänen sind anfällig für subtile Designfehler, die in der Simulation oder mit herkömmlichen PV-Techniken schwer zu finden sind. Diese Fehler führen oft nicht zu einem unmittelbaren Bauteileausfall, sondern im Laufe der Zeit zu einem Abfall der Bauteilfunktionen. Zum Beispiel kann die Negative Bias Temperature Instability (NBTI) dazu führen, dass die Schwellenspannung von PMOS-Transistoren im Laufe der Zeit steigt. Daraus resultiert eine verringerte Schaltgeschwindigkeit bei Logikgattern. Hot-Carrier-Injection (HCI), welche die Schwellenspannung von NMOS-Komponenten im Laufe der Zeit verändert, hat eine ähnliche Wirkung. Soft-Breakdown (SBD) ist ein weiterer zeitabhängiger Fehlermechanismus im Zusammenhang mit Gate-Oxide-Breakdown.

Beispiel für eine Zuverlässigkeitsprüfung – Kontrolle des ESD-Schutzes

Eine wichtige Anwendung der Zuverlässigkeitsprüfung ist die Verifikation, ob Schaltungen vor elektrostatischer Entladung geschützt sind und zwar unabhängig davon, ob Schutzschaltungen im Schaltplan und der Netzliste enthalten sind oder nicht. Um ein stabiles Design zu gewährleisten, muss das Werkzeug über die einfache Schaltplan- oder Netzlisten-zu-Layout-Verifikation hinausgehen und basierend auf den gemeinsamen Informationen aus Netzliste und Layout-Topologie (Bild 1) erkennen, wo Elemente zum ESD-Schutz erforderlich sind.

In ICs mit mehreren Spannungsdomänen sind andere ESD-Schutzmaßnahmen erforderlich. Die Wiederverwendung von IP erfordert unter Umständen robustere ESD-Regeln. Zum Beispiel zur Vermeidung eines Geräte-Burnouts, der auf Systemintegrationsebene durch falsch abgestimmte Schaltungen hervorgerufen werden kann. Dies geschieht häufig, wenn ein IP-Block auf einen anderen Technologieknoten oder eine neue Spannungsdomäne portiert wird. Die Einführung von Low-Power-Spannungsbereichen ist ein weiteres Beispiel, wo IP-Wiederverwendung gemeinsam mit der Gesamtzuverlässigkeit des Chips betrachtet werden muss. Um für Low-Power-Schaltungen niedrigere Spannungsschwellen zu erreichen, wird oft die Oxidschicht eines Transistors dünner gemacht. Obwohl diese dünnere Oxidschicht erhebliche Vorteile bei Spannung und Leistung bietet, schafft sie auch Probleme, zum Beispiel wenn Gatter mit dünner Oxidschicht einen Pfad zu bestimmten Spannungsversorgungen haben. Um langfristige Schäden an den Gattern zu vermeiden, die zu Leistungsabschwächungen führen, muss die Spannungsversorgung sorgfältig ausgewählt werden. Bei einer früheren Schaltungsimplementierung könnte das Gatter mit einer Spannung verbunden gewesen sein, die für die gegenwärtige Anwendung zu hoch ist.

Die erfolgreiche Integration von physikalischen IP-Blöcken erfordert Kenntnisse sowohl von der Designhierarchie als auch von der Struktur der Spannungsbereiche und den Einschränkungen der Spannungen in Teilschaltungen. Designhierarchie kommt ins Spiel, wenn für die Upper-Layer-Verbindungen und Pad-Frames ein Satz von Regeln verwendet wird, während zwischen Blöcken, die mehrere Spannungsbereiche kreuzen, davon abweichende Regeln angewendet werden.

Bild 2: Beispiel eines Multi-Voltage-Domain-Crossing-Checks. Die elektrische Regel schreibt vor, dass seriell verbundene Gatter sich nicht auf verschiedenen Versorgungslagen oder Massen befinden dürfen.Mentor Graphics

Bild 2 zeigt die Ergebnisse einer Prüfung, die verifiziert, dass ein Signalnetz von einem Speicherbereich nicht direkt in einen anderen Bereich kreuzt. In diesem Fall wäre wahrscheinlich ein Level-Shifter zu erwarten oder eine ähnliche Schutzschaltung, die einen sicheren Signalverlauf von einem Spannungsbereich zum anderen erlaubt.

Die Zuverlässigkeit wird für die Herstellung eines robusten Produkts immer wichtiger. Deshalb entdecken Designer und Ingenieure stets neue Prüfungsmethoden zur genauen elektrischen Verifikation. Da es keinen Standardsatz an Prüfungen gibt, ist es entscheidend, dass sich jedes Zuverlässigkeitswerkzeug leicht programmieren lässt. So kann der Anwender es bei Bedarf schnell für neue Prüfungen anpassen.

Implementierung von Zuverlässigkeitsprüfungen

Um zu demonstrieren, wie Designer die neuen Zuverlässigkeitswerkzeuge einsetzen können, die topologische und physikalische Layout-Informationen kombinieren, dient eine Beispielprüfung, basierend auf Mentor Graphics‘ Calibre PERC. Dieses Produkt kann Designfehler auffinden, die von traditionellen PV-Werkzeugen nicht identifiziert werden. Üblicherweise wird Calibre PERC entweder mit Standardregeln von der Foundry oder selbst erstellten Regeln eingesetzt. Die Anwender können die Zuverlässigkeitsprüfung in ihren eigenen Designflow als Bestandteil eines integrierten Flows zur Verifikation von Zellen, Blöcken und des ganzen Chips einfügen. Die Kombination von Regeln, die im Standard-Verification-Rule-Format (SVRF) und in der TCL-basierten TVF-Sprache erstellt sind, bietet Anwendern die Flexibilität, die spezifischen und sich entwickelnden Anforderungen ihrer Designteams zu erfüllen und gleichzeitig die Kompatibilität mit allen Foundries zu gewährleisten.

Bild 3: Überprüfung der Thin-Oxide-Gatter mit direkten und indirekten Pfaden zu VDD2/VSS2. Diese Verbindungen werden außerhalb der Unter-Schaltung gemacht und führen oft zu „nicht gefundenen“ Pfaden. Mentor Graphics

Bild 3 zeigt eine Schaltung mit PMOS- und NMOS-Thin-Oxide-Gattern mit direkten und indirekten Verbindungen zur Versorgung der Spannungsdomänen VDD2 und VSS2. Eine indirekte Verbindung kann durch ein zusätzliches Bauelement wie Transistor, Diode und Widerstand oder andere Schaltungselemente entstehen. Diese Verbindungen bilden oft die Basis von unentdecken Pfaden, die sich während der Design-Reviews nicht einfach identifizieren lassen. Dies gilt insbesondere, wenn der indirekte Pfad durch eine Schaltung geht, die sich an einer anderen Stelle in der Designhierarchie befindet, was nicht offensichtlich ist. Die lokalen Spannungsversorgungen (VDD/VSS) in der Sub-Schaltung selbst sind im Rahmen des größeren Designs zu sehen. Die externen Verbindungen zu einem ansonsten verifizierten IP-Block müssen evaluiert werden.

Um die gefährdeten Gatter mit dünner Oxidschicht zu identifizieren, definieren Designer eine Prüfung in Calibre PERC (diese ist der Einfachheit halber in Pseudocode ausgedrückt):

• Identifizierung der Spannungsdomänen im Design.
• Identifizierung „nicht sicherer“ Spannungsdomänen für Gatter mit dünner Oxidschicht.
• Identifizierung der speziellen Transistortypen und Untertypen, die mit den Thin-Oxide-MOS-Transistoren verbunden sind.
• Prüfung der zugehörigen source, drain oder bulk Pin-Verbindungen der Thin-Oxide-MOS-Transistoren zu den Spannungsdomänen durch a) Evaluierung der direkten und indirekten Pfade und b) durch Kennzeichnung eines Fehlers für Thin-Oxide-MOS-Verbindungen, die für Spannungsdomänen nicht sicher sind.

Bild 4: Ein Thin-Oxide-PMOS (Model: mos_lv) mit einem Pfad zu hohen Spannungen, was das Gatter für NBTI anfällig macht.Mentor Graphics

In komplexen Systemen sind mehrere Spannungsdomänen nicht unüblich. Das erfordert komplexe Designregeln, um festzustellen, welche Bereiche sicher sind und unter welchen Bedingungen.

Die Verifikation der Bulk-Pin-Verbindungen dient insbesondere zur Bestimmung, ob eine Schaltung empfindlich ist für die genannten zeitabhängigen Zuverlässigkeitsprobleme. Wie in Bild 4 dargestellt, kann eine falsche Bulk-Verbindung dieses PMOS-Gatter aufgrund der hohen Bulk-Spannung für NBTI anfällig machen.

(jj)