Viele Elektroniksysteme bestehen immer noch aus einer Vielzahl von Komponenten, die nach dem Wafer Dicing einzeln eingehaust und auf konventionellen Leiterplatten miteinander verbunden werden. Doch für anspruchsvollere Applikationen sind über die Jahre hinweg neue Interconnect-Technologien zur fortschrittlichen 3D-Integration entstanden. Sie haben die Baugröße elektronischer Systeme reduziert und schnellere und kürzere Verbindungen zwischen ihren Subsystemen möglich gemacht. Eine dieser Technologien ist Wafer-Level Packaging (WLP). Dabei werden mehrere Dies noch auf dem Wafer gemeinsam eingehaust. Da sich jetzt der gesamte Wafer in nur einem Package befindet, ist diese Lösung kosteneffektiver als die traditionellen Packaging-Verfahren. Außerdem sind die so eingehausten Chips kleiner und dünner. Das ist ein wichtiger Gesichtspunkt für Geräte mit kritischem Footprint wie Smartphones. In den heutigen Smartphones finden sich im Mittel fünf bis sieben Wafer-Level Packages, und ihre Zahl steigt weiter.

Das Konzept des Flip-Chip on Fan-out Wafer-Level Package.

Das Konzept des Flip-Chip on Fan-out Wafer-Level Package. imec

Fan-in und Fan-out

Es gibt zwei Haupttypen von Wafer-Level Packages: Fan-in und Fan-out. Sie unterscheiden sich in der Art wie ihr Redistribution-Layer (Umverdrahtung) in das Gehäuse eingegliedert ist. Die Redistribution-Layer, meist aus organischem Material, werden eingesetzt, um die Verbindungen (I/O) auf den Dies an die vorgesehene (Bump-)Position auf der Oberfläche des Die heranzuführen (re-routing). Beim Fan-in verlaufen die Leiterbahnen im Redistribution-Layer nach innen und ermöglichen damit ein sehr kleines Gehäuse (etwa von der Größe des Chips). Doch die Umverdrahtung kann auch dazu dienen, die verfügbare Fläche des Packages zu vergrößern, sodass durch Spreizen (fanning out) der Anschlüsse dessen Fläche breiter wird als die Abmessungen des Chips. Im Allgemeinen ermöglicht die Fan-out WLP-Technologie (FO-WLP) eine größere Anzahl von Anschlüssen (I/O) als das Fan-in WLP.

Technologie-spektrum

Wafer-Level-Packaging beschreibt das gesamte Technologiespektrum für die Aufbau- und Verbindungstechnik, die eine Direktmontage des IC auf die Leiterplatte ermöglicht. Im Unterschied zum reinen Wafer-Bumping sind hierzu zusätzliche Verdrahtungsebenen notwendig, die aber auch das Potenzial für eine höhere Integrationsdichte bieten wie die Integration von passiven oder aktiven Bauteilen. Die Technologie kann aber nicht nur auf CMOS-Wafer angewendet werden, sondern ist auch auf Bauelemente anderer Technologien oder auch Sensoren anwendbar.

In mobilen Applikationen ersetzen die Fan-out Wafer-Level-Packages allmählich die mehr traditionellen Speicher-auf-Logik PoP-Lösungen (Package-on-Package). Denn PoPs sind wesentlich dicker als die Fan-out-Konzepte, und sie sind in der Bandbreite und Dichte des Interconnect beschränkt. Außerdem ermöglichen sie nur begrenztes Scaling, auf einen Pitch von einigen Hundert µm. Auch in diesen Applikationen wird FO-WLP gegenüber anderen verfügbaren breitbandigen 3D-Technologien bevorzugt, wie 3D-Stacking (wobei Hot Spots auf der Logik-Die den Erhalt der Speicherdaten beeinträchtigen können), oder 2.5 D-Stacking (wobei die längeren Verbindungen höhere Versorgungsleistungen und damit zusätzliche Kosten bedingen).

Der Assembly-Prozess des Flip-Chip on FO-WLP von Imec

Der Assembly-Prozess des Flip-Chip on FO-WLP. Imec

Grundlegende Prozessflüsse für Fan-out

In den letzten Jahren wurden mehrere FO-WLP-Ansätze entwickelt und eingeführt. Sie sollen der wachsenden Nachfrage nach hohen Datenraten und großer Anzahl von I/Os gerecht werden. Außerdem sollen sie den Bedarf der höheren funktionalen Integration im Package erfüllen. Alle diese Verfahren beginnen mit einem der beiden grundlegenden Fan-out Prozessflüsse: Mold First oder Redistribution Layer First.

Beim Mold-First Verfahren werden die Dies zunächst auf einem temporären Layer montiert, darauf erfolgt das Vergießen (over-molding) des Wafers. Die Funktion des Epoxy-Vergießens besteht im Schutz der einzelnen Komponenten und ihrer mechanischen Fixierung. In einem abschließenden Schritt wird der Redistribution Layer erstellt und die Verbindungen werden hergestellt. Beim Redistribution Layer First-Verfahren folgen die Montage und das Wafer Overmolding erst nach der Erstellung des Redistribution Layers.

Beide Verfahren haben ihre spezifischen Nachteile. So verschieben sich beim Mold First-Ansatz die Dies oft beim oder nach dem Overmolding. Das macht es schwierig, einen Interconnect Pitch von weniger als 100 µm zu erzielen. Beim Verfahren des Redistribution Layer First ist die erreichbare Dichte begrenzt durch die räumliche Anordnung und Auflösung der Leiterbahnen im (organischen) Redistribution Layer.

Die Assembly-Schritte 5 bis 8: Nach dem Platzieren des Die und Bonden der Brücke (links); nach dem Vergießen und Schleifen (Mitte); die exponierten Cu-Pillars auf der Oberfläche des Package (rechts).

Die Assembly-Schritte 5 bis 8: Nach dem Platzieren des Die und Bonden der Brücke (links); nach dem Vergießen und Schleifen (Mitte); die exponierten Cu-Pillars auf der Oberfläche des Package (rechts). imec

Neues Fan-out-Verfahren für höhere Interconnect-Dichte

Um den Bedarf an breitbandigeren Chip-zu-Chip-Verbindungen mit höherer Dichte zu erfüllen, wurde von einem Imec Forscherteam ein neuartiges FO-WLP-Verfahren auf 300-mm Wafern entwickelt. Es wird als Flip-Chip on FO-WLP bezeichnet. Das neue Konzept verwendet im Wesentlichen einen Mold First-Ansatz. Doch die Dies werden erst nach dem Erstellen des Chip-zu-Chip Interconnect vergossen. Auf diese Weise sind die Chips im Gegensatz zum Standard Mold-First-Ansatz bereits verbunden, ehe sie sich beim Overmolding-Prozess verschieben können.,

Anhand eines Testaufbaus lässt sich die Machbarkeit des neuen Fan-out Konzepts demonstrieren. Der Testaufbau besteht aus sieben einzelnen Chip-Komponenten: Wide-I/O DRAM, Flash-Speicher, Logik, zwei Through-Package Vias und zwei Si-Brücken. Der Testaufbau wird auch eingesetzt, um die spätere Verwendung des Konzepts einzuüben. Deshalb sind die Logik- und Speicher-Dies nicht vollständig funktional. Sie sind Nachbildungen der Dies, die zum Testen der elektrischen Verbindungswege zwischen den Bump-Anschlüssen eingesetzt werden. Die Si-Brücken zum Interconnect sind ebenso wie die Through-Package Via-Chips die Schlüsselkomponenten zur Realisierung der hochdichten Verbindungen. Die Through-Package-Via Chips sind Si-Dies mit TSVs (Through-Si Via) und Bumps mit 40-µm Pitch. Die Si-Brücken haben Bumps mit 40 und 20 µm Pitch. Diese Komponenten bilden also eine Brücke zwischen den funktionalen Dies, wie den Logik- und Speicher-Dies. Sie ermöglichen ultra-hohe Dichten beim Chip-zu-Chip Interconnect mit 20-µm Bump Pitch. Ein weiteres wichtiges Unterscheidungsmerkmal in Bezug auf die Standard Mold First-Verfahren ist das genaue Alignment. Während dieses kritischen Assembly-Schrittes werden die einzelnen Dies mit hoher Präzision auf einen flachen temporären Si-Wafer gebondet.

Package-Querschnitt nach dem Flip-Chip on FO-WLP-Assembly-Prozess und dem abschließenden zweiten Wafer-Level Molding.

Package-Querschnitt nach dem Flip-Chip on FO-WLP-Assembly-Prozess und dem abschließenden zweiten Wafer-Level Molding. imec

Der Prozessfluss im Einzelnen

Im ersten Schritt des Assembly-Prozesses werden die Dies für Through-Package Vias und Logik auf einem Carrier Wafer mit temporärem Bonding-Layer platziert. Im nächsten Schritt wird die Si-Brücke (mit 40-µm und 20-µm Bump Pitch) mittels Thermocompression Bonding (TCB) aufgebracht. In diesem Prozess werden Bumps mit 40 µm Pitch auf der Through-Package-Via-Seite und auf der linken Seite der Logik-Die befestigt. Die 20-µm-Pitch Bumps werden auf der rechten Seite der Logik-Die aufgebracht. Im folgenden Schritt wird der Wafer mit einer flüssigen Vergussmasse vergossen (over-mold). Tests haben eine vollständige Füllung gezeigt, sogar im Bereich unterhalb der Brücke. Danach werden die Cu-Pillars durch Abschleifen freigelegt – um sie später mit dem Redistribution Layer zu verbinden.

Nach dem Wenden und Aufbringen des verdünnten Wafers auf einen zweiten Carrier und dem Entfernen des ersten Carrriers werden die Speicher-Dies per Flip-Chip-Technologie montiert. Ein weiteres Wafer-Level Molding und die Entfernung des zweiten Carriers schließen den Prozess ab. Zwischen den einzelnen Prozess-Schritten werden Durchgangs- (Continuity-) Tests ausgeführt, um den Status der elektrischen Verbindungen zu verifizieren. Das Ergebnis ist ein vollständiges Package mit nur 300 bis 400 µm Dicke (ohne die Lotkugeln).

Unterscheidungsmerkmal des FO-WLP-Verfahrens

Dieser Prozessfluss bedingt eine Reihe von spezifischen Herausforderungen. Dafür mussten Lösungen gefunden werden, um die vollständige Funktionalität der Packages mit ihrer ultra-hohen Dichte des Chip-zu-Chip Interconnect zu gewährleisten. Ein Anlass zur Sorge war das mögliche Aufrichten der Dies während des Assembly-Prozesses, speziell im Hinblick auf die langen und schmalen Through-Si Vias und Si-Brücken. Das Abheben der Dies könnte die Verbindungen zwischen den Subkomponenten unterbrechen. Für eine Abschätzung, ob und wann ein Aufrichten der Dies stattfindet, verwendete das Imec-Team unterschiedliche Kräfte beim Platzieren der Through-Package Vias. Dabei stellte sich heraus, dass auch bei der größten Kraftausübung das Abheben der Dies unter 5 µm verblieb – genügend klein, um die Verbindungen intakt zu erhalten.

Als Nächstes verdient das Alignment zwischen Logik- und Through-Package Dies besondere Aufmerksamkeit. Es ist ein Haupt-Unterscheidungsmerkmal des FO-WLP-Verfahrens. Die Logik- und Through-Package Dies sollten sehr dicht nebeneinander platziert sein. Dafür ist ein präziser Alignment-Schritt erforderlich, um das anschließende Stacking der Si-Brücke mit 40 µm und 20 µm Bump Pitch zu ermöglichen. Beispielsweise wird, um den geforderten 20-µm Bump Pitch zu erreichen, ein Misalignment von maximal +3 µm zwischen Logik- und Through-Package Die toleriert. Um diese außergewöhnlich geringe Fehlplatzierung einzuhalten, hatte man Alignment-Marken auf dem Carrier und den Die-Designs vorgesehen. Die Logik-Dies wurden als erste auf dem Carrier ausgerichtet. Darauf folgte das Platzieren der Through-Package Dies, und zwar im Abgleich mit dem Carrier und den Logik-Dies. Abschließend wurde ein hoch genaues Thermocompression-Bonding Tool für Platzierung und Stacking zur Befestigung der Si-Brücke eingesetzt.

Erfolgreiches Bonden von Brücke und Logik im 40 µm Pitch, kompatibel mit Microbump Assembly im 20-µm Pitch.

Erfolgreiches Bonden von Brücke und Logik im 40 µm Pitch, kompatibel mit Microbump Assembly im 20-µm Pitch. imec

Beim anschließenden Vergießen können sich die Dies immer noch verschieben – und dabei die Bump-Anschlüsse zwischen Through-Package Via und Brücke beschädigen oder unterbrechen. Das Imec Forscherteam hat deshalb besondere elektrische Tests vor und nach dem Vergießen ausgeführt. Diese Tests haben gezeigt, dass der Molding-Prozess nicht auf die Integrität der Verbindungen eingewirkt hat. Auf der Grundlage dieser Ergebnisse kann man annehmen, dass bei einer eventuellen Verschiebung der Dies beim Gießprozess diese insgesamt in derselben Richtung erfolgt, ohne dabei die Verbindungen zu unterbrechen.

Grundlagentechnologie für die heterogene Integration

Mit diesem neuartigen Ansatz hat das Forscherteam von Imec bewiesen, welche Dichte mit der Chip-zu-Chip Interconnect mit 20-µm Bump Pitch in einem Fan-out Kontext möglich ist. In naher Zukunft soll die Technologie weiter verbessert werden. Dabei werden auch das elektrische und HF-Verhalten in unterschiedlichen Konfigurationen evaluiert. Die beschriebene Technologie ist besonders interessant für mobile Applikationen, denn sie ermöglicht einen kosteneffektiven breitbandigen Interconnect zwischen Speicher und Logik mit sehr kleinem Formfaktor. Im Endeffekt könnte Flip-Chip on FO-WLP auch zu einer Grundlagentechnologie für die heterogene Integration werden, die auf High-Performance Applikationen zielt. Dies kann ein Weg zur Einbindung mehrerer Dies sein – einschließlich funktionaler Blocks für High-Performance Computing, Speicher und optische Kommunikation – in einem Package mit hohem Grad des Interconnect.