Herausforderungen bei der Charakterisierung von GaN-FETs

In den vergangenen Jahren haben WBG-Bauelemente (Wide Bandgap) Fortschritte bei der Ablösung von Si-basierten Leistungs-MOSFETs und IGBTs in vielen Power-Applikationen gemacht. Ihre grundlegenden Eigenschaften ermöglichen Verbesserungen in Schlüsselbereichen für Leistungsanwendungen. Im Vergleich zu Si ermöglicht GaN aufgrund der höheren Bandlücke, der höheren Elektronenbeweglichkeit und des größeren elektrischen Feldpotenzials geringere Verluste, schnelleres Schalten und eine deutlich geringere Größe. Allerdings werden WBG-Bauelemente im Vergleich zu Si erst seit Kurzem in einer Vielzahl von Leistungsanwendungen eingesetzt.

JEDEC gründete 2017 den JC-70-Ausschuss, um die erforderlichen neuen Zuverlässigkeits-, Charakterisierungs- und Testmethoden sowie Datenblattverbesserungen zu entwickeln, mit denen sich GaN- und SiC-WBG-Leitungsbauelemente angemessen charakterisieren lassen. Die bestehenden Si-basierten Standards reichten nicht aus, um Entwicklern die Möglichkeit zu geben, die am besten geeigneten WBG-Bauteile für ihre Anwendung zu bestimmen. So ist beispielsweise R_DS(on), der wichtigste Parameter zur Charakterisierung der Leitungsverluste, bei GaN ein dynamisches Phänomen, was auf der in der Transistorstruktur gefangenen Ladung beruht (Current Collapse). JEP-173 war die erste Veröffentlichung von JC-70 (herausgegeben im Januar 2019), um einen Standard für „Dynamic ON-Resistance Test Method Guidelines for GaN HEMT based Power Conversion Devices“ zu erstellen.

Beispiele für GaN-FET-Anwendungen bis 100 V

Eine Anwendung der ersten Class-D-Audioverstärker waren Soundsysteme für Fahrzeuge. Die geringere Verlustleistung und der bessere Wirkungsgrad (> 90 Prozent) des Verstärkers im Vergleich zu Class-A-Verstärkern ermöglichten es, in Autos mit begrenzter Leistung mehrere Lautsprecher und mehr Sound (> 100 W) zu verwenden. Der Kompromiss für den geringeren Stromverbrauch war jedoch eine höhere harmonische Gesamtverzerrung (THD), die durch langsamer schaltende Leistungs-Si-MOSFETs verursacht wurde. GaN-FETs mit schnelleren Schaltgeschwindigkeiten (bis zu 10x) und ohne Reverse Recovery Charge bieten ein lineares Ansprechverhalten und einen geringeren Klirrfaktor.

Fahrzeugsysteme werden zunehmend mit höheren Spannungen betrieben, da für das autonome Fahren mehr elektrische Leistung benötigt wird. Diese Funktionen erfordern eine ununterbrochene, äußerst zuverlässige Stromversorgung. Da sich der 48-V-Bus als eines der neuen Stromversorgungssysteme mit höherer Spannung herauskristallisiert, ist die Effizienz bei einer begrenzten Stromquelle erneut der Schlüssel. Die GaN-Technologie ermöglicht eine bessere Leistungsdichte als Si und minimiert zusätzliches Gewicht, Größe und Wärmemanagement. GaNs höhere Schaltfrequenz sowie der höhere Wirkungsgrad verringern auch die Größe der erforderlichen passiven Komponenten, wodurch sich die Größe des Leistungswandlers weiter verringert. DC-DC-Wandler mit solchen GaN-FETs ermöglichen es dem Standard-12V-Strombus, Strom für diese aufkommenden Automotive-Systemanforderungen zu liefern.

Motor-Treiber sind eine weitere große Anwendung für GaN-Bauelemente mit 100 V und weniger. Geringe Verluste machen Kühlkörper oft überflüssig. GaN ermöglicht PWM-Signale mit höherer Frequenz und verringert die Schaltverluste erheblich. Höhere Schaltfrequenzen reduzieren/beseitigen Schaltknoten-Oszillationen, die in Si-basierten Designs oft Snubber-Schaltungen erfordern.

Herausforderungen bei der Charakterisierung von 100-V-GaN-Leitungsbauelementen

Die erste große Herausforderung ist die Gehäusegröße. Viele der 100-V-GaN-FET-Gehäuse sind Ball-Grid-Arrays (BGA), die in den X- und Y-Dimensionen von einigen mm bis zu Sub-mm reichen. Diese Gehäuse haben eine 2x2-Matrix von Lötpunkten bis zu einer 5 x 15-Matrix von Lötpunkten. Bild 1 zeigt ein Beispiel für ein GaN-eHEMT-Bauelement EPC2045, 100 V, 16 A, mit einem spezifizierten R_DS(on) von 7 mΩ.

BGAs, wie das für den EPC 2045A verwendete, fügen dem GaN-Bauelement nur wenig zusätzliche Parasiten hinzu, was sie ideal macht, um die Leistung der Hochgeschwindigkeits-Schaltanwendungen zu nutzen. Warum ist die Minimierung der Parasitäten im Gehäuse so wichtig? In erster Linie für eine reproduzierbare und zuverlässige dynamische Leistung am Bauelement. Höhere Parasitäten führen zu mehr Ringing und potenzieller Instabilität des schaltenden Leistungs-FETs. Bild 2 zeigt eine standardmäßige DPT-Testkonfiguration/ein standardmäßiges DPT-Testmodell mit den Parasitäten der Halterung sowie den Parasitäten des Gehäuses/Bauteils.

Da die Parasitäten des GaN-HEMT und des BGA-Gehäuses gering sind, kann dieser GaN-FET bei sehr hohen Frequenzen schalten. Damit die Hochfrequenz-Schaltenergie genau charakterisiert werden kann, muss die DPT-Vorrichtung auch niedrige Parasitäten aufweisen, insbesondere in der Leistungsschleife und der Gate-Schleife. Diese Schleifen sollten mit einer Induktivität im niedrigen einstelligen nH-Bereich designt werden, um die Auswirkungen der DPT-Vorrichtung zu minimieren. Im Idealfall sind die parasitären Eigenschaften der Halterung geringer als die parasitären Eigenschaften des Bauelements/Gehäuses, was bei diesen kleinen GaN-FETS äußerst schwierig zu erreichen ist.

Ferner ist es eine große Herausforderung, eine reproduzierbare und zuverlässige Methode zum Anschluss der Prüflinge zu entwickeln, um eine statistisch gültige Stichprobengröße von GaN-FETs zu testen. Im Idealfall wird jedes Bauteil auf die PCA der Vorrichtung gelötet. Das wiederholte Löten und Entlöten kann jedoch leicht zu einer Beschädigung der PCA führen. Die mechanischen Toleranzen, die erforderlich sind, um eine Lötkugel reproduzierbar zu kontaktieren, erfordern eine Platzierungsgenauigkeit von unter einem Millimeter sowohl in der X- als auch in der Y-Dimension (Bild 1).

Wie bereits erwähnt, besteht die andere große Herausforderung in der reproduzierbaren Charakterisierung der Effizienz von GaN-FETs. Es gibt drei dynamische Parameter, die die Effizienz hauptsächlich beeinflussen: 1) Leitungsverluste, 2) Schaltverluste und in geringerem Maße 3) Treiberverluste.

• Leitungsverlust (R_DS(on)) – R_DS(on) ist bei GaN-HEMT-Bauelementen eine dynamische Messung. Der JEP-173 enthält Richtlinien für die Messung und Extraktion dieses Parameters. Um diesen Parameter reproduzierbar und zuverlässig zu bestimmen, ist eine DPT-Halterung mit sehr geringen Parasitäten erforderlich, die saubere V_ds- und I_d-Schaltsignale liefert. Ebenso ist eine schnelle Klemmschaltung erforderlich, die sich schnell einpendelt und eine Messung der geklemmten V_ds und I_d 50-500ns nach dem Schaltvorgang ermöglicht. Diese Techniken liefern die beste R_DS(on)-Messung zum Vergleich mit Stressspannungen und Zeitrahmen zur Charakterisierung des Current Collapse in der GaN-FET-Struktur.
• Schaltverlust ( t_d(on), t_r, E_(on), t_d(off), t_f, E_(off)) – Diese Parameter sind in der Norm IEC 60747-8 spezifiziert und werden normalerweise in den Datenblättern von Leistungs-FETs angegeben. Die Fähigkeit, diese Parameter reproduzierbar und zuverlässig zu messen und zu extrahieren, hängt in hohem Maße vom Design der Halterung und der Minimierung von Parasitäten ab. Zu den Testbedingungen gehören in der Regel V_ds, I_d, V_gs, manchmal L_load, aber fast immer der Gate-Widerstand R_g. R_g ist einer der Hauptregler für die Gate-Ansteuerungsgeschwindigkeit und letztlich dafür, wie hart das Bauelement eingeschaltet wird. Im Idealfall ist R_g ein kleiner Wert, der einen schnellen Schaltvorgang ermöglicht. Wenn jedoch das Design der DPT-Vorrichtung nicht optimiert ist und unerwünschte Parasitäten aufweist, ist ein größerer R_g erforderlich, um die Schaltsignale zu verlangsamen und das Ringing zu minimieren.
• Treiberverlust (d. h. Q_g) – Der Treiberverlust ist in der Regel der kleinste der Verluste. Eine reproduzierbare und zuverlässige Messung und Berechnung der Gate-Ladung (Q_g) erfordert saubere Signale, insbesondere V_gs und I_g. Minimale Gate-Loop-Parasitäten sind entscheidend für saubere Signale.

Reproduzierbare und zuverlässige dynamische Charakterisierung eines 100-V-GaN-FET

Der Schlüssel zu einer reproduzierbaren und zuverlässigen dynamischen Charakterisierung von kleinen GaN-FETs liegt in der Detailgenauigkeit des Designs der DPT-Halterung. Ein EPC 2045A, wie in Bild 1 beschrieben, wurde als Ziel-DUT verwendet. Dieses Bauteil ist ein Beispiel für einen 100-V-GaN-FET und die zuvor erörterten Herausforderungen.

Design-Änderungen an der maßgeschneiderten GaN-Lösung

Keysight verwendet eine lötfreie Prüflings-Anschlusstechnik für den Dynamic Power Analyzer/Doppelpulstester PD1500A. Diese Verbindungstechnologie wurde jedoch nicht mit einem so kleinen Bauteil wie dem EPC 2045A (1,5 mm x 2,5 mm) getestet, der reproduzierbare Verbindungen zum Gate, einem einzelnen 44,5 µm² großen, runden Lötkugel-Target, erfordert. Die Fixierung und Registrierung dieser kleinen GaN-FETs ist von entscheidender Bedeutung. Für dieses Bauteil wurde eine angepasste Platine entwickelt, um festzustellen, ob die lötfreie Kontakttechnologie von Keysight reproduzierbare Ergebnisse für dieses anspruchsvolle Bauteil liefern würde (Bild 3).

Nach einigen Iterationen des Designs des Bauteilhalters, einschließlich der Federspannung an der oberen Platte und der Ausrichtungslöcher für die Teileregistrierung der Grundplatte, konnte Keysight mehrere Serien von Bauteilen mit diesem Design erfolgreich testen.

Um die Schleifenflächen für die Gate-Schleife und die Leistungsschleife weiter zu verringern, wurde eine mehrlagige Leiterplatte verwendet, die eine Leiterbahnführung innerhalb verschiedener Lagen ermöglicht, um die Schleifenflächen zu minimieren. Die Gate-Treiber und die austauschbaren R_g-Tochterkarten wurden auf der Rückseite der Leiterplatte platziert, um die Schleifenflächen weiter zu reduzieren.

Schließlich ermöglichte eine Vereinfachung der Stromsensor-Technologie von Keysight die Platzierung des Shunts näher am Prüfling, wodurch die Fläche der Leistungsschleife reduziert und gleichzeitig die Einfügeinduktivität des Sensors weiter minimiert werden konnte. Zusammengenommen ermöglichten diese Änderungen an der bestehenden angepassten GaN-Lösung von Keysight branchenführende Ergebnisse für Bauteile wie den EPC 2045A.

Ergebnisse beim Leitungsverlust (R_DS(on))

Die Parameter des Testsystems zur Messung des dynamischen R_DS(on) sind in Tabelle 1 dargestellt. Um die Reproduzierbarkeit des Systems zu bestimmen, wurden 10 Tests mit demselben EPC 2045A GaN-FET durchgeführt, wobei das Bauteil zwischen den einzelnen Tests jeweils neu eingesetzt wurde. Die Ergebnisse sind in Tabelle 2 aufgeführt. Eine Max/Min-Messabweichung von weniger als 10 mΩ ist für eine lötfreie Prüflingsanschlusstechnik sehr gut.

Ergebnisse beim Schaltverlust (t_d(on), t_r, E_(on), t_d(off), t_f, E_(off))

Die Parameter des Testsystems zur Messung der dynamischen Schaltverluste sowie einige der Standard-Schaltzeitparameter sind in Tabelle 3 aufgeführt. Um die Ursachen der Schwankungen genau zu verstehen, wurden zwei Gruppen von zehn Messungen durchgeführt. Die erste Gruppe durchlief die DPT-Schleife zehn Mal, ohne das Teil neu einzusetzen. Auf diese Weise konnte die Variabilität der Messgeräte und Extraktionsalgorithmen ermittelt werden. In der zweiten Testgruppe wurde der GaN-FET zwischen den einzelnen Tests neu eingesetzt, wie schon bei den R_DS(on)-Messungen. Statistiken wurden sowohl für die Signale beim Einschalten als auch beim Ausschalten durchgeführt (Bilder 5 und 6).

Die Ergebnisse der statistischen Analyse sind in der Tabelle 4 aufgeführt. Es wird deutlich, dass es keine großen Messabweichungen bei den Ergebnissen gibt, wenn der EPC 2045A zwischen den Tests nicht entfernt wurde. Die Max/Min-Schwankungen der Schaltzeit reichten von ~ 50ps bis ~ 135ps. Die Max/Min-Abweichungen beim Schaltverlust betrugen nur 58 nJ und 79 nJ.

Selbst wenn das Bauteil entnommen und neu eingesetzt wurden, betrugen die Max/Min-Abweichungen bei den empfindlichen Zeitmessungen nur ~ 500 ps bis ~ 2,5ns und die Max/Min-Schaltverlustabweichung weniger als 1 µJ. Das sind hervorragende Ergebnisse, wenn man die Größe des Bauteils, eine lötfreie Verbindung und die Schwierigkeiten bei der Minimierung von Parasitäten bedenkt. Wenig überraschend ist, dass die Induktivität der Leistungsschleife der angepassten GaN-Platine weniger als 2 nH beträgt (Bild 7).

Ergebnisse beim Treiberverlust (Q_g)

Der letzte Parameter, der die Verluste des Leitungsbauelements beeinflusst, ist Q_g. Die Parameter des Testsystems zur Messung und Extraktion von Q_g sind in Tabelle 5 dargestellt, Tabelle 6 gibt das Ergebnis einer einzelnen Messung typischer Q_g-Parameter wieder. Sehr gute Ergebnisse wurden vor allem dank der nahezu idealen Roh-Q_g-Signale und der extrahierten Gate-Ladungskurve erzielt (Bild 8).

Zusammenfassung

GaN-FETs mit niedrigerer Spannung (d. h. 100 V) verringern die Größe, minimieren den Kühlaufwand und verbessern die Effizienz vieler herkömmlicher Si-gestützter Leistungs-MOSFETs. Wie bereits erwähnt, gibt es viele Herausforderungen bei der reproduzierbaren und zuverlässigen Charakterisierung der dynamischen Leistung dieser Bauelemente. Durch ein sorgfältiges und durchdachtes mechanisches und elektrisches Design einer angepassten GaN-Halterung und eines Testboards können viele dieser Herausforderungen überwunden werden, sodass diese neuen WBG-Bauteile in Leistungswandler-Designs sicher eingesetzt werden können.