Bild 2: Oszillatoren in DSPLL-Architektur der Ultra-Serie.

(Bild: Silicon Labs)

| von James Wilson

Nachdem Kommunikations- und Rechenzentrumsanwendungen auf höhere Datenraten übergehen, um den rasch ansteigenden Anforderungen des Internetverkehrs gerecht zu werden, wird die Performance des Referenztakts der SerDes und damit die Performance der Oszillatoren immer wichtiger. Ist der Referenztakt-Jitter zu hoch, führt dies zu einer unzulässig hohen Bitfehlerrate (BER) im System, zu Datenverlust oder zu einem Ausfall der Systemkommunikation. Darüber hinaus erfordern 56G-PAM4-PHYs, 100G/200G/400G Ethernet und 100G/400G OTN (optische Transportnetztechnologie) einen vielschichtigen Frequenzmix, was die Komplexität des Timings zusätzlich erhöht.

High-Speed-Timing-Anforderungen

Bild 1: Timing-Anforderungen in der High-Speed-Kommunikation und von Rechenzentren.

Bild 1: Timing-Anforderungen in der High-Speed-Kommunikation und von Rechenzentren. Silicon Labs

Speziell für anspruchsvolle Hochgeschwindigkeits-Kommunikations- und Rechenzentrumsanwendungen hat Silicon Labs die Oszillatorfamilie Si54x Ultra entwickelt (Bild 1). Diese Hochleistungs-Oszillatoren gewährleisten eine Synthese jeder Frequenz bei einem sehr niedrigen Jitter von 80 fsRMS und sind als Baustein mit Standardmontagefläche und kleinem Formfaktor erhältlich. Eine optimierte Jitter-Marge und die Frequenzstabilität der Ultra-Serie ermöglichen es den Hardware-Designern vertrauensvoll zu entwickeln und die Produktentwicklung risikoärmer zu gestalten.

Eckdaten

Für Kommunikations- und Rechenzentrumsanwendungen mit hohen Datendurchsätzen bietet Silicon Labs eine neue Generation von Hochleistungs-Oszillatoren an.

  • Volldigitale Steuerung (DSPLL)
  • Niedriger Jitter von 80 fsRMS
  • Programmierbar von 200 kHz bis 1,5 GHz
  • Multifrequenz in einem Baustein
  • Interne Stromversorgungs-störunterdrückung (PSNR)
  • Signalgebungsformate LVDS, LVPECL, HCSL, CML, CMOS und Dual-CMOS
  • Betrieb von 1,8 bis 3,3 V

Bild 2 gibt einen generellen Überblick über die neue DSPLL-Architektur der Ultra-Familie der vierten Generation. Im Gegensatz zu herkömmlichen Oszillatorlösungen, die komplexe Serienfertigungsprozesse und verschiedene Quarze für unterschiedliche Frequenzen voraussetzen, kombiniert die Si54x-Architektur einen einfachen, hochwertigen Festfrequenzquarz und eine neue DSPLL-Generation zur Erzeugung jeder beliebigen Frequenz. Per Programmierung lässt der Baustein an die Zielfrequenz anpassen. Mit diesem innovativen Lösungsansatz ist die Si54x-Familie leicht für die individuellen Anforderungen der Massenproduktion jedes Kunden maßgeschneidert herstellbar. Die Bausteinserie unterstützt von 200 kHz bis 1,5 GHz sowohl Standard- als auch kundenspezifische Frequenzwerte.

 

Wie die DSPLL-Architektur der Ultra-Serie im Detail aussieht und warum sie besonders präzise und störfest ist, erfahren Sie auf der nächsten Seite.

DSPLL-Architektur der Ultra-Serie

Der in 55-nm-CMOS-Technologie entwickelte DSPLL-Oszillatorbaustein der vierten Generation nutzt eine hochdigitale Architektur, um eine hohe Frequenzflexibilität und Jitter-Leistung zu liefern. Beispielsweise wird der Eingang zum Phasendetektor der DSPLL-Schaltung von analog auf digital umgestellt, sodass diese vollständig im digitalen Bereich arbeiten kann. Dieser rein digitale Ansatz hat mehrere Vorteile.

Erstens lässt sich mit einem digital präzise gesteuerten Oszillator (DCO) die Phasenverzögerung zwischen Referenz- und Feedback-Takt besser verfolgen und erreicht eine Abweichung von weniger als 1 ppb. Die DCO-Verstärkung ist dabei gering, wodurch die Schaltung weniger störanfällig ist als bei herkömmlichen analogen PLLs.

Zweitens unterstützt die DSPLL eine innovative Phasenfehler-Kompensationsschaltung, die mithilfe fortschrittlicher digitaler Signalverarbeitung PLL-Rauschen aufgrund von Verzögerungs-, Nichtlinearitäts- und Temperatureffekten entfernt. Diese architektonischen Merkmale gewährleisten eine konstante Bausteinleistung über die Lebensdauer sowie Spannungs- und Temperaturschwankungen hinweg, und das bei einem äußerst niedrigen Jitter im gesamten Betriebsbereich.

Bild 3: XO-Jitter-Performance versus Frequenz der Ultra-Familie Si54x.

Bild 3: XO-Jitter-Performance versus Frequenz der Ultra-Familie Si54x. Silicon Labs

Präzise und störfest

Die Grafik in Bild 3 zeigt die Jitter-Leistung der Ultra-Serie in Abhängigkeit von der Betriebsfrequenz und der Temperatur. Es stehen zwei Leistungsklassen zur Verfügung. Die Bausteine Si545/6/7 bieten eine Phasen-Jitter-Performance von 80 fsRMS typisch (12 kHz – 20 MHz), während die Bausteine Si540/1/2 eine Jitter-Performance von 125 fsRMS typisch (12 kHz – 20 MHz) liefern.

Unterstützend für die Bausteinbewertung bietet Silicon Labs über die Webseite eine XO-Phase-Noise-Lookup-Bibliothek an, über welche sich mehr als 1000 gemessene Phasenrauschdiagramme von hauseigenen Oszillatoren über einen weiten Frequenzbereich abrufen lassen.

Der DSPLL-Baustein enthält ein umfangreiches Netzwerk von Low-Drop-Out-Reglern auf dem Chip zur Unterdrückung von Stromversorgungsstörungen (PSNR, Power Supply Noise Reduction), die auch in verrauschten Systemumgebungen einen konstant niedrigen Jitter-Betrieb gewährleisten (Bild 4). Ein weiterer Vorteil der integrierten PSNR liegt in der Vereinfachung von Stromversorgungsfilterung, Leiterplatten-Design und Leiterplatten-Layout.

 

Auf der kommenden Seite beschreibt der Artikel die Vorteile von Oszillatoren mit Mehrfrequenz-Unterstützung.

Oszillatoren mit Mehrfrequenz-Unterstützung

Zusätzlich zu den Standard-Einfrequenz-Oszillatoren stehen Dual- und Quad-Frequenz-Oszillatoren zur Verfügung, welche die DSPLL-Architektur nutzen. Diese Bausteine können zwei oder mehr diskrete Oszillatoren durch einen einzigen IC ersetzen, was die Stücklistenkosten und die Komplexität minimiert. Mehrfrequenz-Oszillatoren bieten vielfältige Vorteile.

Bild 4: Integrierte PSNR minimiert zusätzlichen Jitter.

Bild 4: Die im Oszillatorbaustein integrierte Stromversorgung unterdrückt überlagerte Störspannungen ohne merklichen Einfluss auf den Jitter. Silicon Labs

Multiprotokoll-SerDes lassen sich durch einen einzigen Baustein realisieren, die Prüfung geht schneller und das Frequenz-Margining ist kleiner, beispielsweise 156,25 MHz +50 ppm, 156,25 MHz, 156,25 MHz -50 ppm. Auch das Prototyping kann einfacher ablaufen, wenn zunächst ein einzelner Mehrfrequenz-Oszillator neue SerDes-Schaltungen und ASICs mit unterschiedlichen Referenztakten versorgt. Nach Festlegung der endgültigen Frequenz erfolgt dann der Übergang auf einen festen Einfrequenz-Oszillator.

Muster schnell verfügbar

Die Oszillatoren der Ultra-Serie von Silicon Labs verfügen über einen hochflexiblen Ausgangstreiber, der werksseitig an jedes gängige Signalgebungsformat angepasst werden kann: LVDS, LVPECL, HCSL, CML, CMOS und Dual-CMOS. Darüber hinaus kann der Ausgangstreiber in einem weiten Versorgungsspannungsbereich arbeiten. Ein einzelner Si54x-Baustein ist in der Lage, den Betrieb von 1,8 V bis 3,3 V zu unterstützen, wodurch eine einzige Teilenummer mehrere 1,8-V-, 2,5-V- und 3,3-V-Festspannungs-Oszillatoren zu ersetzen vermag.

Silicon Labs bietet ein webbasiertes Hilfsprogramm an, mit dem sich maßgeschneiderte Oszillatoren in weniger als einer Minute erstellen lassen. Sobald eine Teilenummer zugeteilt ist, lässt sich eine Bestellung über einen Franchise-Distributor oder die firmeneigene Website auslösen. Muster sind in der Regel ein bis zwei Wochen nach Auftragserteilung versandfertig. Dieses Verfahren vereinfacht die Oszillatorbeschaffung erheblich und stellt eine gute Methode dar, um schnellstmöglich Bausteine für Prototypen und NPI-Builds (New Product Introduction) zu erhalten.

James Wilson

(Bild: Silicone Laboratories)
General Manager für Timing Products bei Silicon Labs

(jwa)

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