Tag: interconnect

Attraktive Lösung für mobile Applikationen

Neuer Ansatz für Fan-out Wafer-Level Packaging

Ein neuer Ansatz für das Fan-out Wafer-Level Packaging, welches die Nachfrage nach breitbandigen Chip-zu-Chip-Verbindungen mit höherer Dichte erfüllt, hat viele Vorteile. In diesem Beitrag wird die Technologie vorgestellt und mögliche Applikationen werden gezeigt.

Arnita Podpod, Eric Beyne

27. November 2019

3D-IC-Systemintegration

Per Konvergenz zur Standardisierung bei Through-Silicon-Vias

Mit einem eigenen TSV-Summit zeigt die europäische Forschungs-Community, was sie in Sachen 3D-ICs kann. Eric Beyne vom belgischen Imec erklärt, wo die spezifischen Stärken liegen, wie sich Forschung und Industrie auf eine Standardisierung hin bewegen und was die Kostentreiber sind.

Ulrich Mengele

15. March 2013

IC-Design-Herausforderungen von 2,5D und 3D meistern

Through-Silicon-Vias

Through-Silicon-Vias (TSV) haben sich mittlerweile als Technologie für das Design von 3D-ICs durchgesetzt. Dessen Vorteile im Hinblick auf Stromaufnahme, Leistungsfähigkeit, Formfaktor und Time-to-Market haben sich bewährt. Analoge, digitale, Logik- und Speicher-Chips unterschiedlicher Prozesse lassen sich damit stapeln. Somit stellen 3D-ICs die derzeit beste Alternative dar, um die explodierenden Kosten der fortschrittlichen Prozesse in den Griff zu bekommen.

Samta Bansal

16. July 2012

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Per Konvergenz zur Standardisierung bei Through-Silicon-Vias

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