So lässt sich die Ausbeute in der Halbleiterherstellung erhöhen

Die Verbesserung der Ausbeute ist der Schlüssel, die Herstellungskosten zu senken und die Gewinne auf dem hart umkämpften Halbleitermarkt zu maximieren. Während die wesentlichen Fehlerquellen bereits in einem frühen Stadium des Prozesses während des Yield-Ramp beseitigt werden, verursachen subtile systematische Layout-Muster weiterhin physische Defekte während der gesamten Serienfertigung.

Die F&E-Teams der Tessent Group von Siemens und PDF Solutions entwickelten einen neuen Ansatz, der die Musteranalyse FIRE von PDF Solutions mit der Volumenlogik-Scandiagnose Root Cause Deconvolution (RCD) von Siemens EDA kombiniert. Die FIRE-Engine ermittelt verdächtige Gruppen mit ähnlichen Layoutmustern (Pattern-Familien) und die auf Machine-Learning basierende RCD-Diagnose-Software erstellt dann Fehler-Paretos. Diese Paretos enthalten spezifische Layout-Musterfamilien als eindeutige Fehlerursachen und zeigen eine Gesamtsteigerung der Fehler-Pareto-Genauigkeit von etwa 70 bis 90 Prozent.

Fehler während der Fertigung können als zufällig oder systematisch klassifiziert werden. Systematische Fehler bedeuten, dass bestimmte Merkmale, wie die lokale geometrische Umgebung, die Häufigkeit von Fehlern bestimmen. Es gibt einige Möglichkeiten, die Einflüsse der unmittelbaren Nachbarschaft gezielt zu bekämpfen. Neue oder unerwartete systematische Fehler können jedoch auch bei ausgereiften modernen Technologien immer noch der Hauptgrund für eine geringere Ausbeute sein.

Der nächste Schritt zur Verbesserung der Ausbeute besteht darin, diese systematischen Fehler zu identifizieren. Fehlermuster müssen erkannt und deren Auswirkungen quantifiziert werden. Die verfügbaren Methoden – SEM-Bildgebung und physikalische Fehleranalyse – sind allerdings zeitaufwendig und kostspielig, benötigen Vorabinformationen über die Fehlerstellen und können nicht auf eine ausreichend große Anzahl von Produkten angewendet werden, um die Auswirkungen auf die Produktausbeute zu quantifizieren. Benötigt wird eine Methode, die die Auswirkungen eines Musters quantifizieren und die Fehlerstelle bestimmen kann.

Das Problem lässt sich wie folgt lösen:

1. Analyse der Geometrie eines Produkts, um alle Stellen zu definieren, an denen ein Fehler auftreten kann, und Erstellung der Muster um diese Stellen herum.
2. Gruppierung der Muster in Familien, wie in Bild 1 dargestellt.

Scanmuster, die von einem Tool zur automatischen Testmustergenerierung (ATPG) erzeugt werden, sind der Defacto-Standard bei Fertigungsprüfungen von digitalen Designs. Diese Scanmuster enthalten Stimuli und bekannte gute Antworten, die durch Simulation des logischen Designs berechnet werden. Das hergestellte Design wird getestet, indem die ATPG-generierten Scanmuster des Designs mit automatischen Testgeräten (ATE) überprüft werden, die die fehlerhaften Antworten erfassen. Diese Fehlerdaten-Scanmuster werden zusammen mit der logischen und physischen Ansicht des Designs von der Scan-Diagnose-Software zur Erstellung eines Berichts verwendet. Dieser Prozess ist in Bild 2 veranschaulicht.

Die typische layout- und zellenspezifische Scandiagnose liefert Informationen über die Fehlerstelle und die physikalischen Eigenschaften, die die Fehler verursachen. Die Berichte dienen als Leitfaden für die Fehler- und Ertragsanalyse. Die Volumendiagnose, bei der es sich um eine große Anzahl von Scan-Diagnosen handelt, ist besonders effektiv, da die Testfehlerdaten in eine Reihe von physischen Verdachtsstellen für jeden fehlerhaften Die umgewandelt werden. Bei der Ertragsanalyse helfen Machine-Learning-Techniken wie die Root-Case-Deconvolution (RCD), Volumenscan-Diagnoseberichte zu analysieren.

RCD wurde erweitert, um anhand von Daten aus der Musterfamilie, die aus der Analyse des Designlayouts gewonnen wurden, systematische Ausbeuteverluste zu erkennen, die durch Layout-Merkmale gesteuert werden. Die Informationen zur Musterfamilie bestehen aus einer Liste von Punkten mit einer Position (x, y und Ebene) im physischen Layout, die eine potenzielle Fehlerstelle darstellt. Jedem Punkt wird eine Musterfamilie zugeordnet und es wird angegeben, ob es sich um eine offene Stelle oder einen Kurzschluss handeln könnte.

Der Gesamtablauf zum Import dieser Informationen in das Volumendiagnose-Setup ist in Bild 3 dargestellt. Im ersten Schritt werden die Punktpositionen den logischen Netzen in der Gate-Level-Netzliste zugeordnet. Dies ist ein einmaliger Einrichtungsschritt, bei dem der Tessent-Diagnose-Layoutdatenbank für jedes Netzsegment und jede Brückenposition im Design eine Liste potenzieller Fehlerstellen im Entwurf zugeordnet wird.

Diese Mapping-Informationen werden dann während der Diagnose verwendet, um die verdächtigen Diagnosen mit Informationen über die Layout-Musterfamilien zu versehen. Schließlich werden beim Erfassen der Ergebnisse der Volumendiagnose mit RCD die Layout-Musterfamilien zur Liste der potenziellen Fehlerursachen hinzugefügt. Aus denen muss RCD bei der Schätzung des Fehler-Pareto-Anteils für bestimmte fehlerhafte Dies auswählen.

Es kann Hunderttausende von Layout-Musterfamilien in einem aktuellen Design geben. Das Erfassen eines Fehler-Paretos aus so vielen Möglichkeiten erhöht erheblich die Wahrscheinlichkeit, auf eine falsche Lösung zu stoßen. Um dies zu überwinden, filtert RCD auf intelligente Weise hochgradig unwahrscheinliche Lösungen heraus und entfernt „schwache“ Layout-Musterfamilien, die wahrscheinlich nicht die Hauptursache für Ertragsverluste sind.

Diese Methodik wurde in einer simulierten Umgebung getestet, die eine Vielzahl von fehlerhaften Dies basierend auf einem bestimmten Fehler-Pareto erstellt. Für jeden Fehler-Pareto wurden einige hundert fehlerhafte Dies erzeugt. Dazu wurden injizierte Fehler simuliert und die daraus resultierenden Testfehlerprotokolle diagnostiziert. Schließlich wurden die Ergebnisse der Volumendiagnose in das erweiterte RCD-Lernverfahren eingespeist und das geschätzte Pareto mit dem anfänglichen Fehler-Pareto verglichen, um die Genauigkeit bei der Identifizierung der injizierten Layoutmusterfamilien zu messen.

Um die durchschnittliche Genauigkeit über verschiedene Fehlerszenarien hinweg zu messen, wurde dieses Experiment für 72 verschiedene Populationen wiederholt. Die Ergebnisse sind in Bild 4 dokumentiert. Das Diagramm zeigt, dass der durchschnittliche Prozentsatz der korrekt erkannten Fehlerursachen 95 Prozent beträgt.

Bild 5 zeigt, dass speziell für die Fehlerursachen der Designsystematik der Layoutmusterfamilie im Durchschnitt 3,75 der 4,17 Designsystematik-Fehlerursachen korrekt erkannt wurden. Diese Daten zeigen den Nutzen dieser Methodik bei der Bestimmung bisher unbekannter Designsystematiken aus Fertigungstestdaten.

Das Hochfahren und die Aufrechterhaltung einer hohen Ausbeute bei aktuellen Prozesstechnologien in der Halbleiterherstellung stellt die Branche weiterhin vor Herausforderungen. Die beschriebene Methode hilft dabei, subtile Fehlermodi aufzudecken, bei denen Mustersystematiken mit Designs interagieren und Ausbeuteverluste verursachen. Die Kombination aus effektiver Layout-Musteranalyse (FIRE), Logik-Scan-Diagnose und RCD verspricht, solche Probleme ohne umfangreiche Fehleranalyse aufzudecken. Anhand von Layout-Mustern und Logiktestfehlerdaten zeigen die oben beschriebenen Simulationsergebnisse ein hohes Maß an Zuverlässigkeit (95 Prozent Übereinstimmung), dass diese Methodik bei realen Fertigungsdesigns hilfreich sein kann. Siemens wird weiterhin mit Partnern und Kunden zusammenarbeiten, um die Methodik mit umfangreichen Datensätzen aus Produktions-Fertigungslayouts und Diagnosen zu validieren. Erfahren Sie mehr über die Volumendiagnose auf der Siemens-Website.