Warum 2026 für RISC-V zum entscheidenden Serverjahr wird

RISC-V ist in eingebetteten Systemen bereits fest etabliert und dient in zahlreichen AI-Beschleunigern als Steuerungsarchitektur. Nun soll die offene Befehlssatzarchitektur den nächsten Schritt vollziehen: 2026 werden nach Einschätzung von RISC-V-Chefarchitekt Krste Asanović erstmals mehrere leistungsfähige, serverfähige Systeme auf Basis des RVA23-Profils verfügbar.

Auf dem RISC-V Summit Europe 2026 im Juni in Bologna bezeichnete Asanović den Zustand des Ökosystems als stark. Gleichzeitig machte er deutlich, dass verfügbare Server-Hardware lediglich den Ausgangspunkt bildet. Bis RISC-V hinsichtlich Leistung, Funktionsumfang und Software-Reife mit etablierten Serverarchitekturen konkurrieren kann, seien mehrere Produktgenerationen und eine langfristige Zusammenarbeit von Hardware- und Softwareanbietern erforderlich.

Der Vortrag „RISC-V State of the Union“ fand am 10. Juni 2026 statt und behandelte die Entwicklung der Architektur von Embedded-Systemen über AI-Beschleuniger bis hin zu Serverplattformen. (cfp.riscv-europe.org)

RVA23 schafft eine gemeinsame Basis für RISC-V-Server

Eine zentrale Voraussetzung für ein funktionierendes Server-Ökosystem ist eine gemeinsame technische Basis. Diese Rolle soll das 64-Bit-Anwendungsprofil RVA23 übernehmen. Es definiert, auf welche Befehlssatzerweiterungen Betriebssysteme, Compiler und binäre Software bei entsprechenden Prozessoren verbindlich zurückgreifen können.

Das Profil wurde im Oktober 2024 ratifiziert. Dass weniger als zwei Jahre später erste entsprechende Siliziumprodukte und Systeme erscheinen, wertete Asanović als Zeichen dafür, dass sich die beteiligten Unternehmen bereits während der Standardisierung auf die Anforderungen vorbereitet haben. Die offizielle Spezifikation beschreibt RVA23 ausdrücklich als Grundlage für binäre Softwaremärkte mit hohen Leistungsanforderungen, darunter Client-, Mobil- und Serveranwendungen. (docs.riscv.org)

Rechenleistung und Zuverlässigkeit für die Raumfahrt der Zukunft

Vor 20 Jahren wählte die NASA den Prozessor RAD750 für die Raumfahrt-Datenverarbeitung aus. Die heute viel größere öffentliche und private Raumfahrtindustrie hat einen breiteren und schnell wachsenden Rechenbedarf, den die PIC64-HPSC-MPU erfüllt.

Ergänzt wird das ISA-Profil durch die inzwischen ebenfalls ratifizierte RISC-V Server Platform Specification. Sie legt Anforderungen fest, die über den eigentlichen Befehlssatz hinausgehen. Dazu zählen unter anderem Funktionen für Zuverlässigkeit, Verfügbarkeit, Wartbarkeit, Sicherheit, Performance und Quality of Service.

Erst das Zusammenspiel aus ISA-Profil und Plattformstandard ermöglicht es, Server unterschiedlicher Anbieter mit einer möglichst einheitlichen Softwarebasis zu betreiben. Entwickler sollen Anwendungen und Betriebssystemkomponenten dadurch nicht für jede einzelne Hardwareplattform erneut anpassen müssen.

Weshalb reicht verfügbare Server-Hardware noch nicht aus?

Asanović warnte vor der Erwartung, dass erste RVA23-Systeme unmittelbar etablierte x86- oder Arm-Server ersetzen könnten. Die neuen Systeme seien zunächst vor allem Entwicklungsplattformen. Sie schaffen die Voraussetzung, um Betriebssysteme, Compiler, Laufzeitumgebungen, Bibliotheken und Anwendungen unter realen Bedingungen zu optimieren.

Bislang ließ sich ein großer Teil der Portierungsarbeit mit Emulatoren wie QEMU durchführen. Für eine wettbewerbsfähige Performance genügt das jedoch nicht. Software lediglich auf RISC-V lauffähig zu machen, unterscheidet sich grundlegend davon, sie für konkrete Prozessoren, Speicherhierarchien und Vektoreinheiten zu optimieren.

Benötigt werden daher nicht nur einzelne Boards, sondern auch leistungsfähige Cloud-Instanzen mit vielen Prozessorkernen. Sie könnten beispielsweise Continuous-Integration-Prozesse unterstützen und Softwareprojekte in die Lage versetzen, ihre RISC-V-Versionen regelmäßig auf realer Hardware zu testen.

Dabei besteht ein klassisches Henne-Ei-Problem: Die Entwicklung sehr leistungsfähiger Prozessorkerne ist teuer und setzt einen kommerziellen Markt voraus. Anwender investieren jedoch erst dann in entsprechende Hardware, wenn genügend ausgereifte Software vorhanden ist. Die ersten Serverplattformen sollen helfen, diesen Kreislauf schrittweise in Gang zu setzen.

Optimierungsoptionen sollen Hardware und Software besser abstimmen

Die bisherigen RISC-V-ISA-Kennzeichnungen beschreiben in erster Linie funktionales Verhalten. Sie legen beispielsweise fest, welche Instruktionen vorhanden sind und welches Ergebnis deren Ausführung liefert. Ob eine Funktion schnell in Hardware oder langsam über eine Ausnahmebehandlung ausgeführt wird, lässt sich daraus jedoch nicht ableiten.

Das kann die Softwareoptimierung erschweren. Ein Beispiel sind nicht ausgerichtete Speicherzugriffe, sogenannte Misaligned Loads und Stores. Ein Prozessor kann solche Zugriffe formal unterstützen, sie intern jedoch über einen Trap und eine Softwareemulation abarbeiten. Für Programme ist der Zugriff dann funktional korrekt, aber möglicherweise sehr langsam.

Softwareentwickler vermeiden deshalb häufig grundsätzlich nicht ausgerichtete Zugriffe. Dadurch nutzen sie allerdings auch auf Prozessoren mit schneller Hardwareunterstützung nicht den effizientesten Weg. Die Performance des gesamten Software-Ökosystems orientiert sich somit am schwächsten möglichen System.

Mit sogenannten Optimization Guidance Options will RISC-V künftig funktionale ISA-Eigenschaften um Performance-Erwartungen ergänzen. Entsprechende Kennzeichnungen beginnen mit einem „O“, da sie keine neuen Instruktionen definieren, sondern Hinweise für Hardware- und Softwareentwickler geben.

Die Option OILSM soll Software signalisieren, dass ein nicht ausgerichteter Speicherzugriff direkt ausgeführt werden sollte. Die Implementierung verspricht damit sinngemäß, dass kein aufwendiger Workaround schneller ist als der eigentliche Zugriff. Hardwareanbieter erhalten zugleich den Hinweis, dass wettbewerbsfähige RVA-Systeme eine effiziente Hardwareunterstützung benötigen.

Eine weitere Option bezieht sich auf die Ausführung von RISC-V-Vektorcode. Software soll die Registergruppierung LMUL nicht fortlaufend an die jeweilige Vektorlänge anpassen, sondern die in der Vektorerweiterung vorgesehene VL-Steuerung verwenden. Künftige Mikroarchitekturen sollen so ausgelegt sein, dass dieser programmiertechnisch einfachere Ansatz zugleich leistungsfähig ist.

Zunächst sollen diese Optionen als Entwicklungshinweise dienen. In späteren Generationen der RVA-Profile könnten entsprechende Performance-Eigenschaften verbindlich werden.

Microchip stellt RISC-V-MPUs für autonomes Space-Computing vor

Nach dem Auftrag der NASA zur Entwicklung von Mikroprozessoren für den Einsatz in Weltraummissionen stellt Microchip nun die RISC-V-MPU PIC64-HPSC vor. Diese bietet autonomen Missionen eine hohe lokale Datenverarbeitungsleistung für Echtzeitaufgaben.

Welche Matrix-Erweiterungen sind für AI vorgesehen?

Für AI- und Machine-Learning-Anwendungen arbeitet die RISC-V-Community an mehreren Ansätzen zur Beschleunigung von Matrixoperationen. Dazu gehören Batch-Dot-Product-Instruktionen sowie die drei Matrixkonzepte IME, VME und AME.

Batch Dot Products erweitern die Vektorarchitektur um die Möglichkeit, mehrere Skalarprodukte parallel zu berechnen. Dieser vergleichsweise schlanke Ansatz eignet sich laut Asanović für kleinere Implementierungen und Applikationsprozessoren, die nur begrenzte Chipfläche für AI-Funktionen vorsehen. Auch Matrix-Vektor-Multiplikationen lassen sich damit effizient beschleunigen.

Die drei eigentlichen Matrixansätze unterscheiden sich vor allem darin, wie Daten und Zwischenergebnisse im Prozessor abgelegt werden:

• IME fügt keinen neuen architektonischen Zustand hinzu. Stattdessen werden vorhandene Vektorregister als Matrixkacheln interpretiert und für Matrixoperationen verwendet.
• VME ergänzt spezielle Matrixakkumulatoren. Eingangsdaten werden über Vektorregister bereitgestellt, während Zwischenergebnisse innerhalb der Matrixeinheit verbleiben. Dadurch lässt sich mit einer vergleichsweise einfachen Mikroarchitektur ein hoher Rechendurchsatz erreichen.
• AME sieht vollständig eigenständige Matrixregister beziehungsweise einen separaten Matrixzustand für Ein- und Ausgaben vor. Implementierungen sind damit weniger stark an die Organisation der bestehenden Vektorerweiterung gebunden.

Alle Ansätze befanden sich zum Zeitpunkt der Keynote noch in Arbeit. Asanović rechnete damit, dass ein großer Teil der Spezifikationen im Verlauf des Jahres 2026 ratifiziert werden könnte.

RISC-V verbindet Host-Prozessor und AI-Beschleuniger

Die heute dominierende Architektur für AI-Rechenzentren geht historisch auf Grafikprozessoren zurück. Dabei übernimmt meist eine Host-CPU die Ablaufsteuerung und übergibt große Rechenblöcke an eine GPU. Diese führt hochparallele Operationen aus, während Kontrollfluss und Systemmanagement weitgehend auf dem Host verbleiben.

RISC-V kann nach Asanovićs Einschätzung beide Rollen abdecken. Die ISA lässt sich sowohl für allgemeine skalare Verarbeitung als auch für Vektor- und Matrixoperationen verwenden. Entwickler können das Verhältnis zwischen Kontrollfluss, Vektorverarbeitung und Matrixleistung an den jeweiligen Einsatzzweck anpassen.

Damit sind weiterhin klassische Offload-Beschleuniger möglich, bei denen RISC-V-Kerne innerhalb eines AI-Prozessors arbeiten. Ebenso lassen sich selbstgehostete Systeme entwickeln, in denen RISC-V sowohl die Orchestrierung als auch die numerischen Berechnungen übernimmt.

Diese Skalierbarkeit reicht vom MMU-losen Embedded-Prozessor bis zum Rechenzentrum. Trotz stark unterschiedlicher Implementierungen können Entwickler innerhalb derselben ISA-Familie bleiben und Teile des Software-Ökosystems wiederverwenden.

Gerade die Softwareentwicklung ist nach Asanovićs Einschätzung der größte Kostenfaktor. Eine skalierbare Architektur kann deshalb wirtschaftlich wichtiger sein als die reine Rechenleistung einer einzelnen Prozessorkonfiguration.

Im anschließenden Gespräch äußerte sich der Chefarchitekt zudem skeptisch gegenüber einer Übertragung des GPU-typischen SIMT-Ausführungsmodells auf reine lineare Algebra. SIMT sei für Grafikaufgaben sinnvoll, für dichte Matrixberechnungen jedoch nicht zwingend der effizienteste Ansatz. Dass moderne GPUs Matrixoperationen zunehmend in separaten Tensor-Einheiten ausführen, stützt aus seiner Sicht diese Einschätzung.

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Jens Hinrichsen

Welche Sicherheitsfunktionen entstehen für RISC-V?

Parallel zur Performance arbeitet die Community an mehreren Sicherheits- und Isolationsmechanismen. Die Ansätze adressieren sowohl kleine Embedded-Systeme als auch komplexe SoCs, Server und Automotive-Plattformen.

• SPMP soll es einem Supervisor ermöglichen, Benutzertasks in Embedded-Systemen voneinander zu isolieren. Die Erweiterung richtet sich damit unter anderem an Systeme, die mehrere Softwarekomponenten mit unterschiedlichen Vertrauensstufen auf einem Mikrocontroller ausführen.
• RISC-V Worlds, ursprünglich unter der Bezeichnung WorldGuard entwickelt, soll ein SoC in voneinander getrennte Ausführungswelten aufteilen. Komponenten einer Welt können dadurch nicht ohne Weiteres auf Ressourcen einer anderen Welt zugreifen.
• IOPMP kontrolliert Transaktionen von Peripheriegeräten und Busmastern innerhalb des Systems. Damit lässt sich begrenzen, auf welche Speicherbereiche oder Ressourcen einzelne Einheiten zugreifen dürfen.
• Supervisor Domains sollen voneinander isolierte Supervisor-Umgebungen ermöglichen. Neben Confidential Computing in Servern sieht Asanović auch mögliche Anwendungen in Automotive- und Embedded-Systemen, etwa zur Trennung mehrerer Hypervisor- oder Betriebssystemdomänen.

Auch die Standardisierung von CHERI schreitet voran. CHERI erweitert Architekturen um sogenannte Capabilities, die Speicherzugriffe genauer begrenzen und damit speicherbezogene Schwachstellen erschweren sollen. Innerhalb von RISC-V wird CHERI nicht als gewöhnliche Erweiterung, sondern als neue ISA-Basis eingeordnet. Dadurch kann sie grundlegende Eigenschaften der Architektur verändern, ohne bestehende RISC-V-Basen zu beeinflussen.

Weitere Arbeiten betreffen Memory Tagging und zusätzliche kryptografische Funktionen.

Zwei Erweiterungen decken unterschiedliche DSP-Leistungsklassen ab

Für DSP-Anwendungen entstehen zwei unterschiedlich skalierte Erweiterungen. Die P-Erweiterung richtet sich an kleine Prozessorkerne und ergänzt Integer- sowie Fixed-Point-SIMD-Operationen innerhalb der allgemeinen Register. Sie ist für kompakte Mikrocontroller und Signalverarbeitungsaufgaben mit begrenzten Ressourcen vorgesehen.

Für größere Prozessoren wird eine Vector-DSP-Erweiterung entwickelt. Sie nutzt die skalierbare RISC-V-Vektorarchitektur und kann neben ganzzahligen Operationen auch Gleitkommaberechnungen umfassen.

Die Aufteilung folgt damit dem modularen Grundprinzip von RISC-V: Kleine Implementierungen müssen keine umfangreiche Vektoreinheit integrieren, während leistungsfähigere Systeme auf eine skalierbare gemeinsame Vektorbasis zurückgreifen können.

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Dr. Oliver Aubel

Warum braucht Automotive ein einheitliches MCU-Profil?

Während sich die Community bei Servern auf RVA23 und eine gemeinsame Plattformdefinition verständigt hat, ist die Mikrocontrollerlandschaft weiterhin stark fragmentiert. Das ist teilweise gewollt: Tief eingebettete Systeme profitieren davon, dass Entwickler unnötige Funktionen weglassen und Prozessoren exakt auf eine Anwendung zuschneiden können.

Für Automotive-Systeme reicht maximale Flexibilität jedoch nicht immer aus. Software wird häufig getrennt von der Zielhardware entwickelt, muss zertifiziert werden und soll anschließend auf Mikrocontrollern unterschiedlicher Anbieter lauffähig sein. Dafür werden verbindliche Vorgaben benötigt.

RISC-V arbeitet deshalb gemeinsam mit der Automotive-Community an einem Mikrocontrollerprofil. Nach Asanovićs Vorstellung sollte sich dieses zunächst auf die funktionsreichere Seite des MCU-Marktes konzentrieren. Der Versuch, durch zahlreiche optionale Funktionen einzelne Gatter einzusparen, könne dem Ziel einer standardisierten Plattform entgegenstehen.

Ein solches Profil müsste mehr als den Befehlssatz festlegen. Auch Interruptsystem, Schutzmechanismen und weitere Plattformfunktionen müssen einheitlich beschrieben werden, damit Betriebssysteme, Compiler, Middleware und zertifizierte Binärsoftware zuverlässig eingesetzt werden können.

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Wenn KI aus der Cloud ins Fahrzeug wandert, müssen Architekturen geringe Latenz, Effizienz und Skalierbarkeit gewährleisten. Harald Kroeger von SiMa.ai erklärt, warum Edge-first-KI die nächste Phase softwaredefinierter Fahrzeuge prägen wird.

Benjamin Müller

Die hohe Anpassbarkeit von RISC-V bleibt trotzdem erhalten. Hersteller können weiterhin spezialisierte Kerne außerhalb des Profils entwickeln. Das standardisierte Profil wäre eine zusätzliche Option für Anwendungen, die ein breiteres Software-Ökosystem und reproduzierbare Zertifizierungsprozesse benötigen.

Längere Instruktionen sichern Raum für künftige Erweiterungen

Die RISC-V-Architektur wurde von Beginn an für Instruktionen unterschiedlicher Länge konzipiert. Kurze, komprimierte Instruktionen reduzieren den Speicherbedarf des Programmcodes. Längere Formate sollen hingegen langfristig ausreichend Kodierungsraum für neue Funktionen schaffen.

Andere Architekturen mit ursprünglich festen 32-Bit-Instruktionen stoßen laut Asanović zunehmend an Grenzen ihres verfügbaren Opcode-Raums. Nachträglich eingeführte Präfixe oder mehrteilige Kodierungen führen faktisch ebenfalls zu variablen Instruktionslängen.

Eine neue Arbeitsgruppe untersucht daher, wie längere RISC-V-Instruktionen effizient kodiert werden können. Ein Schwerpunkt liegt auf sehr breiten Superskalarprozessoren, wie sie für leistungsfähige Server vorgesehen sind. Deren Fetch-Einheiten müssen lange Instruktionen mit hohem Durchsatz erkennen und bereitstellen können.

Bestehende Instruktionskodierungen sollen vollständig kompatibel bleiben. Für die neuen Formate wird Kodierungsraum genutzt, der bereits früh für variable Instruktionslängen reserviert worden war. Die Verfügbarkeit des Raums bedeutet allerdings nicht, dass beliebig neue Befehle ergänzt werden. Voraussetzung soll weiterhin ein konkreter technischer und kommerzieller Bedarf sein.

Neue Prozessoren fordern die SMT-Bestückung heraus

Leistungsstarke GPUs und TPUs für KI-Rechenzentren stellen die SMT-Bestückung vor neue Herausforderungen. Große, schwere Leiterplatten, miniaturisierte Bauelemente und hohe Anschlussdichten verlangen prozesssichere Bestück-, Prüf- und Inspektionskonzepte.

Wann könnten Hyperscaler RISC-V einsetzen?

Große Cloud- und Rechenzentrumsanbieter beobachten RISC-V nach Einschätzung Asanovićs aufmerksam. Eine breite Nutzung als zentrale Host-CPU erwartet er jedoch nicht kurzfristig. Denkbar sei zunächst ein Einsatz in spezialisierten Bereichen, bevor die Architektur in allgemeine Server-Workloads vordringt.

Dafür müssen sowohl die Prozessorkerne als auch die Plattformfunktionen und der Software-Stack weiter reifen. Insbesondere außerhalb Chinas sei mit einem schrittweisen Aufbau über mehrere Generationen zu rechnen. Ein höherer wirtschaftlicher oder strategischer Druck in China könnte die Entwicklung dort beschleunigen und indirekt auch dem globalen Ökosystem zugutekommen.

Die ersten RVA23-Boards des Jahres 2026 sind daher weniger als fertiger Ersatz für heutige Rechenzentrumsprozessoren zu verstehen. Sie markieren den Moment, ab dem die Community Portierung, Optimierung und Integration auf realer, weitgehend standardisierter Hardware vorantreiben kann.

RISC-V tritt damit in eine neue Entwicklungsphase ein. In Embedded-Systemen und AI-Beschleunigern ist die Architektur bereits angekommen. Mit RVA23, der Server Platform Specification, Matrixerweiterungen, Sicherheitsfunktionen und einem geplanten Automotive-MCU-Profil soll nun ein konsistenteres Ökosystem für leistungsfähige und zertifizierbare Systeme entstehen. Ob daraus eine ernsthafte Alternative zu etablierten Serverarchitekturen wird, hängt weniger von einzelnen Spezifikationen ab als von der Ausdauer, mit der Hardware- und Softwareanbieter diese gemeinsame Basis ausbauen.