Sicherheitschip als Vertrauensanker für vernetzte Geräte

Mit dem RISC-V Secure Element stellen die Fraunhofer-Institute für Integrierte Schaltungen IIS, für Angewandte und Integrierte Sicherheit AISEC und für Elektronische Mikrosysteme und Festkörper-Technologien EMFT einen Sicherheitschip vor, der vollständig in Deutschland entwickelt und gefertigt wurde. Das Design basiert auf transparenter Open-Source-Hardware, integriert Post-Quanten-Kryptografie und ist als eigenständiger Chip oder System-on-Chip-Komponente einsetzbar. Ziel ist es, Unternehmen einen vertrauenswürdigen und anpassbaren Vertrauensanker, mit Ansprechpartnern in der EU, für vernetzte Geräte zu bieten und sie dabei zu unterstützen, die Anforderungen des europäischen Cyber Resilience Act (CRA) zu erfüllen. 

Ausgangspunkt ist das offene Hardware Design OpenTitan. Darauf aufbauend haben die beteiligten Institute einen Chip entwickelt, den GlobalFoundries in 22 nm FDSOI-Technologie in Dresden gefertigt hat. Die Entwicklung und Fertigung in Deutschland soll technologische Souveränität und Transparenz über die gesamte Wertschöpfungskette schaffen.

Auch kleine Stückzahlen sind möglich

Ein weiterer Vorteil ist die Anpassbarkeit: Durch die enge Kooperation mit dem Chiphersteller GlobalFoundries lassen sich Varianten mit speziellen Beschleunigern, Schnittstellen oder zusätzlichen Sicherheitsfunktionen auch in kleineren und mittleren Stückzahlen umsetzen oder als kundenspezifischer Vertrauensanker in einem größeren System-on-Chip integrieren. Darin besteht ein entscheidendes Alleinstellungsmerkmal des RISC-V Secure Elements. Denn während Chipvarianten in kleinen Stückzahlen für große Chiphersteller nicht wirtschaftlich sind, können die Fraunhofer-Institute die nötigen Anpassungen machen und Unternehmen so auch kleinere Stückzahlen ermöglichen. Langfristig soll der Chip dazu beitragen, dass vertrauenswürdige Hardware in deutlich mehr Alltags- und Industriegeräte integriert wird. Die beteiligten Institute arbeiten kontinuierlich an der Entwicklung nachfolgender Chipvarianten.

Fraunhofer-Institute kombinieren ihre Expertise

Das Fraunhofer IIS verantwortet im Projekt die Konzeption und Umsetzung des RISC-V Secure Elements. Darüber hinaus begleitet das Institut den gesamten Entwicklungsprozess von der Architektur und dem Chipdesign über Prototyping und Integration bis hin zur Vorbereitung auf regulatorische Anforderungen. 

Das Fraunhofer AISEC bringt langjährige Forschungsarbeit zu Post-Quanten-Kryptografie in das Projekt ein, indem es die Verfahren für das Secure Element so in Hardware umgesetzt und beschleunigt hat, dass Operationen trotz begrenzter Rechenleistung im Millisekunden-Bereich bleiben und praxistauglich sind. Die Cybersecurity-Expertise fließt darüber hinaus in alle Designphasen sowie in die Security-Analyse und -Verifikation ein. Ob Open-Source-Hardware physischen Angriffen standhält und wirklich sicher ist, zeigt sich erst in Labortests. Das Fraunhofer AISEC wird deshalb die physische Widerstandsfähigkeit des RISC-V Secure Element im eigenen CC-EAL7-zertifizierten (Common Criteria) Hardware-Sicherheitslabor evaluieren. Dabei kommen Verfahren wie Seitenkanalanalysen, Fehlerangriffe und optische Analyse zum Einsatz. 

Komplementär dazu wird die Funktionalität des RISC-V Secure Element auf Prozessebene auch im CC-EAL6-zertifizierten Sicherheitslabor des Fraunhofer EMFT mit Reverse-Engineering-Analyseverfahren detailliert geprüft. Dazu dienen unter anderem licht- und infrarotmikroskopische Verfahren sowie ein speziell entwickeltes Chip-Scanning mithilfe von Rasterelektronenmikroskopie. Diese Verfahren erreichen Auflösungen im Nanometerbereich und machen selbst kleinste Strukturen eindeutig sichtbar.

„Open-Source-Communities sind außergewöhnlich stark“

Mit zunehmender SDV-Komplexität steigen die Anforderungen an flexible, stabile und serienreife Architekturen. Paula Herzog von Qorix erklärt, wie offene Ansätze für sicherheitskritische Automotive-Anwendungen industrietauglich werden.

Benjamin Müller