Sitara-Prozessoren für Servoantriebe im Industrie-4.0-Bereich einsetzen

In der Fertigungs- und Automatisierungsindustrie kommen Servomotorregelungen schon seit vielen Jahren zum Einsatz. Das Aufkommen des Industrie-4.0- und des Smart-Factory-Konzepts aber hat der Verbreitung automatisierter Systeme vermehrt Auftrieb verliehen und damit eine Nachfrage nach intelligenteren Servoantrieben mit erweiterter Funktionalität sowie der Fähigkeit zum Steuern von mehr Achsen ausgelöst.

Traditionell verwendeten Entwickler High-End-Mikrocontroller und große FPGAs (Field-Programmable Gate Arrays) zur Verarbeitung der elementaren Algorithmen und setzten auf Peripheriebausteine, um die Treibersignale auszugeben und die Rückmeldesignale vom Motor entgegenzunehmen. Die Anforderungen an Servoantriebe wandeln sich allerdings rapide, denn die Anlagen in der Industrie werden immer intelligenter und leistungsfähiger. Features wie Netzwerkanbindung, funktionale Sicherheit, vorausschauende Instandhaltung und speicherprogrammierbare Steuerungen (SPS) finden Eingang in die Servoregler-Platinen, um durch den Verzicht auf externe Leiterplatten sowohl die Kosten als auch den Platzbedarf zu optimieren. Dieser erhöhte Integrationsgrad und die Nachfrage nach mehr Leistungsfähigkeit sind für die Designer der Anlass, auf heterogene Prozessoren wie die Sitara-Prozessoren von Texas Instruments zu setzen

Performance

Bild 1. Topologie einer typischen Servoregelung. Texas Instruments

Bild 2: Beispiel für den Einsatz eines Sitara-Prozessors für die Kommunikation über die Isolationsbarriere hinweg an eine separate Regeleinheit auf der heißen Seite des Systems. Texas Instruments

Bild 3: Beispiel für den Einsatz eines Sitara-Prozessors als Servo-Prozessor mit Auslagerung der Regelungsfunktion auf einen C2000-Mikrocontroller oder ein FPGA auf der kalten Seite des Systems. Texas Instruments

Bild 4: Beispiel des Einsatzes eines Sitara-Prozessors zur Implementierung einer kompletten Servoregelung auf der kalten Seite. Texas Instruments

Bild 5: Beispiel eines Sitara-Prozessors als Servoprozessor mit ausgelagerten Regelungsfunktionen (AM57x). Texas Instruments

Bild 6: Beispiel eines als Servoprozessor mit integrierter Regelung arbeitenden Sitara-Prozessors (AM65x). Texas Instruments

In Servoantrieb-Applikationen wird die Motorregelung meist in mehrere Regelschleifen unterteilt, nämlich in eine Strom- bzw. Drehmomentregelung, eine Drehzahlregelung, eine Positionsregelung und eine übergeordnete Bewegungssteuerung. Diese Regelschleifen sind üblicherweise in einer Art Kaskade angeordnet und stellen individuelle Anforderungen an die Echtzeitverarbeitung. Die Strom- bzw. Drehmoment-Regelschleife ist diejenige mit der kleinsten Zeitkonstante. Jede nachfolgende Regelschleife arbeitet mit einem Vielfachen der Zeitkonstante der jeweils vorausgehenden Schleife und gibt Rückmeldungen an die vorausgehende Schleife ab. Bild 1 zeigt, wie eine solche kaskadierte Regelung aufgebaut ist.

Die in Bild 1 dargestellten Blöcke eignen sich für die logische Aufteilung auf die verschiedenen Kerne eines heterogenen Prozessors bzw. auf einen Prozessor und einen Mikrocontroller. Entwickler können die Verarbeitungsbandbreite, die jeder Schleife zur Verfügung steht, maximieren, indem sie die Regelschleifen auf die verschiedenen Kerne eines Multicore-Prozessors verteilen. Hat ein Prozess die Eingangsdaten für seine Regelschleife bekommen, kann er den zugehörigen Algorithmus mit maximaler Geschwindigkeit bis zu Ende ausführen, den Referenzwert für die nachfolgende Schleife ausgeben und sich anschließend anderen Aufgaben widmen, bis der nächste Satz Eingangsdaten bereit ist.

Prozessoren mit einer höheren Grund-Performance können die Regelungsverarbeitung schneller absolvieren und mehr Bandbreite für weitere Funktionen bereitstellen. Besonders kritisch ist eine schnelle Verarbeitung, wenn sich die Zykluszeiten in einer 32-kHz-Regelschleife der Marke von 31,25 µs nähern oder wenn Prozessoren die Eingangswerte mehrerer Achsen praktisch gleichzeitig verarbeitet werden müssen.

Für die strikten Echtzeitverarbeitungs-Anforderungen von Servoregelungen gibt es verschiedene Optionen, wie etwa digitale Signalprozessoren (DSPs), FPGAs und herkömmliche Arm-Kerne. Allerdings ist es für Entwickler nicht immer einfach, den richtigen Kern auszuwählen, weil sie zwischen Flexibilität und Optimierung abwägen müssen. In der Vergangenheit hatte das Optimieren der Regelungsalgorithmen höchste Priorität, weshalb DSPs, ASICs (applikationsspezifische integrierte Schaltungen) und FPGAs die erste Wahl waren.

Inzwischen hat jedoch die Notwendigkeit, Servoantriebe mit Industrie-4.0-Funktionen auszustatten, dazu geführt, dass standardmäßige Arm Cortex-A- und Cortex-R-Cores in solchen Anwendungen zum Einsatz kommen. Cortex-A-Kerne können sehr große Bandbreiten erzielen, was gut für eine zügige Verarbeitung ist, jedoch fehlt ihnen die Echtzeit-Komponente des Cortex-R. Der Cortex-R ist deshalb besser für Servoregelungen geeignet als der Cortex-A. Andererseits ist der Cortex-A die deutlich bessere Wahl für eine Vielzahl weiterer Funktionen wie etwa die Netzwerkanbindung oder die vorausschauende Instandhaltung. Alle hier angeführten Verarbeitungselemente auf ein und demselben Chip finden sich dagegen bei Multicore-Bausteinen wie etwa den Prozessoren der Sitara-Reihe AM6x.

Industrie-Kommunikation

Mit der Industrie 4.0 halten zahlreiche neue und aufregende Techniken Einzug in unsere Fabriken. Die zügige Einführung des mehrprotokollfähigen Industrial Ethernet dürfte jedoch die spürbarste Neuerung im Bereich der industriellen Servoantriebe sein. Für Industrial Ethernet, Feldbusse und Positions-Encoder gibt es auf dem Markt mehr als ein Dutzend verschiedene Kommunikations-Protokolle, die alle ihre spezifischen Stärken und Schwächen haben. Ethercat, Profinet und Ethernet/Industrial Protocol sind die beliebtesten Ethernet-basierten Protokolle auf dem Servoantriebs-Markt, während Hiperface Digital Servo Link, Endat 2.2 und Bidirectional Interface for Serial/Synchronous C zu den populäreren Positionsencoder-Protokollen zu zählen sind.

Für viele dieser Protokolle gibt es ASICs, die sich zusammen mit Host-Prozessoren einsetzen lassen, um das jeweilige Protokoll zu unterstützen. Bei Multi-Chip-Lösungen läuft der Protokoll-Stack in einigen Fällen auf dem Host-Prozessor, während der ASIC für die MAC-Schicht (Media Access Control) zuständig ist. Jene Hersteller, die ohnehin nur ein einziges Protokoll unterstützen wollen, bevorzugen diese dezentrale Architektur, da ASICs in der Regel für genau einen Kommunikations-Standard optimiert sind. Sobald sich jedoch die Notwendigkeit ergibt, mehrere Protokolle zu unterstützen, verliert eine Multi-Chip-Lösung aus mehreren Gründen an Attraktivität. Jedes weitere Protokoll macht es nämlich notwendig, sich mit einem neuen Baustein vertraut zu machen, was den Arbeitsaufwand und die Kosten der Entwicklung erhöht. Außerdem müssen die Hersteller für die verschiedenen Protokolle mehrere Versionen ihrer Leiterplatten vorhalten.

Lösungen in der Art der Sitara-Prozessoren bieten dagegen einen in den Host-Prozessor integrierten Support für mehrere Protokolle und helfen damit, die Kosten, die Leiterplattenfläche und den Entwicklungsaufwand zu reduzieren. Sie minimieren überdies die Latenz, zu der es infolge der Kommunikation zwischen externen Bauelementen und dem Host kommt. Wenn eine einzige Plattform mehrere Standards unterstützt, wird nur mehr eine einzige Leiterplatte für die verschiedenen Versionen eines Endprodukts benötigt.

Will ein Entwickler die Produkte zukunftssicher machen, gilt es auch die Notwendigkeit zur Unterstützung des TSN (Time Sensitive Networking) zu berücksichtigen. Die Plattform, die er für die industrielle Kommunikation auswählt, muss ausreichend flexibel sein, um sich an die sich weiterentwickelnden TSN-Standards anzupassen, da sie sonst Gefahr läuft, nach der Finalisierung der Standards nicht mehr up-to-date zu sein. Mit ihrem flexiblen Programmable Real-Time Unit-Industrial Communications Subsystem (PRU-ICSS), das sich für Gigabit-TSN ebenso eignet wie für traditionelle 100-Mb-Protokolle wie Ethercat, hält die Prozessorfamilie Sitara AM6x eine Lösung für dieses Problem bereit.

Funktionale Sicherheit

In der Industrie geht ein Trend hin zu Maschinen, die autonom entscheiden und arbeiten sowie zu einer vermehrten Interaktion zwischen Mensch und Maschine in potenziell gefährlichen Fabrikumgebungen. Dies hat zur Folge, dass die funktionale Sicherheit zu einem immer wichtigeren Faktor für viele Anwendungen in der Smart Factory, und damit auch für Servoantriebe wird.

Systemaufteilung

Die kaskadierten Regelschleifen eines Servoantriebs erstrecken sich über mindestens zwei Leiterplatten, die durch eine verstärkte Isolationsbarriere voneinander getrennt sind. Durch diese Isolationsbarriere entsteht die „heiße“ und „kalte“ Seite. Dabei ist die heiße Seite dem Motor zugewandt und umfasst die Hochspannungs-Komponenten, die den Motor mit Strom versorgen, während sich die kalte Seite auf der anderen Seite der Isolationsbarriere befindet und normalerweise die Regelschaltungen enthält.

Die Modularität der verschiedenen Regelschleifen eines Antriebs bietet viele Möglichkeiten, was die Aufteilung des Systems auf die beiden Seiten der Isolationsbarriere angeht. Einige Varianten der Aufteilung eines Servoantriebs sind in den Bildern 2, 3 und 4 zu sehen.

Bild 2 zeigt eine Lösung aus zwei Chips, bei der die beiden SoCs (System-on-Chip) durch die Isolationsbarriere voneinander getrennt sind. Der Vorteil dieser Architektur ist, dass die Zeit, die die Vektorregelung benötigt, um Eingangswerte vom Motor zu erhalten und einen Strom-Sollwert auszugeben, kurz ist, denn die Regelschleife befindet sich komplett auf der Platine mit dem Leistungsteil.

Auch in Bild 3 ist eine Lösung aus zwei Chips zu sehen, jedoch befinden sich hier beide SoCs auf der Reglerplatine der kalten Seite. Die Regelschleife ist auf zwei SoCs aufgeteilt. Während der eine die Algorithmenverarbeitung übernimmt, fungiert der andere als Aggregator und stellt die PWM-Signale über die Isolationsbarriere hinweg zur Verfügung. Der Pluspunkt dieser Architektur ist, dass kostengünstigere Leistungsstufen-Boards realisiert werden können. Um aber dieselbe Leistungsfähigkeit zu erzielen wie mit der Aufteilung aus Bild 2, ist ein schnelles Interface zwischen beiden SoCs erforderlich.

In Bild 4 ist die gesamte Regelschleife einschließlich der PWM- und Bewegungsprofil-Generierung, die normalerweise durch eine SPS erfolgt, in ein einziges SoC auf der kalten Seite integriert. Diese Architektur ermöglicht dank Integration eine noch weitergehende Kostensenkung und eliminiert die Latenz infolge der Schnittstelle zwischen den SoCs.

Lösungen von Texas Instruments

In der Sitara-Prozessorfamilie finden sich SoCs für sämtliche Aufgaben – von eigenständigen Industriekommunikations-Modulen bis zu Mehr-Achsen-Servoantrieben, ausgestattet mit allen Features für jede der in diesem Beitrag betrachteten Systemaufteilungen. Die Sitara AMIC-Prozessoren enthalten das PRU-ICSS-Subsystem und sind für eigenständige, mehrprotokollfähige Industriekommunikations-Module optimiert. Die übrigen Bauelemente der Sitara-Familie sind für die Integration von Regelungs- und Kommunikationsfunktionen ebenfalls mit einem integrierten PRU-ICSS-Subsystem ausgestattet.

Die Prozessorfamilie AM6x führt die Integration sogar noch einen Schritt weiter, denn sie bietet integrierte Safety-Features auf der Basis von Hercules-Mikrocontrollern, um eine Single-Chip-Lösung für Kommunikation, Servoregelung und gewisse Functional-Safety-Bereiche zu offerieren (Bild 6).

(prm)