SOT-MRAM optimiert Last-Level-Cache-Strukturen

Lange wurde SRAM als Embedded-Cache-Speicher in Hochleistungs-Rechnerarchitekturen eingesetzt, wo es in einem mehrstufigen hierarchischen System (L1, L2, L3 usw.) sehr nah am Prozessor sitzt. SRAM speichert häufig verwendete Daten und Anweisungen für einen schnellen Abruf, wobei L1 der schnellste Cache-Speicher ist. Die Skalierung der Bitdichte von SRAM verlangsamt sich jedoch seit einiger Zeit, und die Bitzellen leiden zunehmend unter hohem Standby-Stromverbrauch.

SOT-MRAM (Spin-Orbit Torque) bietet Vorteile wie niedriger Standby-Stromverbrauch, Schalt- bzw. Schreibgeschwindigkeiten im GHz-Bereich, vernachlässigbare Leckströme, praktisch unbegrenzte Lebensdauer, hohe Zuverlässigkeit und Skalierbarkeit. Deshalb wird SOT-MRAM zunehmend als vielversprechende Alternative zu SRAM in Embedded Last-Level-Cache-Anwendungen bewertet.

Der Kern eines SOT-MRAM ist ein magnetischer Tunnelübergang (MTJ), der aus einer dünnen dielektrischen Schicht (MgO) besteht, die zwischen zwei ferromagnetischen Schichten (auf CoFeB-Basis) liegt. Eine der ferromagnetischen Schichten weist eine feste (oder fixierte) Magnetisierung auf, während die andere Schicht eine frei rotierende Magnetisierung entlang der z-Achse aufweist. Die Magnetisierungsrichtung der ferromagnetischen Schichten kann entweder senkrecht oder parallel zur Ebene der Schichten verlaufen, was als senkrechte MTJs bzw. in der Ebene liegende MTJs bezeichnet wird.

SOT-MRAM-Speicher-Bit-Zellen werden ausgelesen, indem ein Strom durch das MTJ geleitet und der Tunnelmagnetwiderstand (TMR) gemessen wird. Der TMR kann hoch oder niedrig sein, je nach relativer Ausrichtung der Magnetisierungen der freien und festen Schichten (d. h. parallel (1) oder antiparallel (0)).

Speicherzellen werden beschrieben, indem ein spinpolarisierter Strom in das MTJ injiziert wird, wodurch die Magnetisierung der freien Schicht durch Spin-Bahn-Wechselwirkungen wechselt. Die Strominjektion erfolgt lateral unterhalb des MTJ durch eine angrenzende SOT-Schicht (oder SOT-Spur) – meist ein Schwermetall wie Wolfram. So sind die Lese- und Schreibpfade entkoppelt, was einen zuverlässigen Betrieb gewährleistet. Bei diesem Schreibvorgang unterscheidet sich SOT-MRAM von STT-MRAM, einer Variante, bei der der Schreibstrom senkrecht in das MTJ injiziert wird. Während des STT-MRAM-Schreibvorgangs fließt eine große Menge Strom durch die MgO-Barriere.

Die Memory-Community erreichte in den letzten Jahren bei der SOT-MRAM-Technologie bedeutende Fortschritte. Imec trug mit bedeutenden Verbesserungen dazu bei. Nach einer ersten Präsentation auf der VLSI 2018 berichteten die Forscher über weitere Entwicklungen, um die wichtigsten Probleme bei Cache-Anwendungen zu lösen.

Speicherung von Daten in atomaren Kristallstrukturen

Elektronik-Entwicklung

Wie Kristalldefekte Terabytes speichern können

Forschende haben ein Verfahren entwickelt, das Terabytes an Daten in winzigen Kristalldefekten sichert. Mit seltenen Erden und UV-Licht wird eine völlig neue Speicherarchitektur erschaffen. Wie das funktioniert.Alle Hintergründe erfahren Sie hier.

Technologiereifegrad von SOT-MRAM erhöht

Durch die Beseitigung der Notwendigkeit eines externen Magnetfelds während des Schreibvorgangs wurde der Technologiereifegrad von SOT-MRAM erhöht. Ein solches Feld ist erforderlich, um einen deterministischen Magnetisierungswechsel zu gewährleisten. Ohne externes Magnetfeld erfolgen unzuverlässige Schreibvorgänge mit einer Erfolgsquote von 50 Prozent. Aus fertigungstechnischer Sicht ist der Betrieb eines Speichermediums mit einem externen Feld auf Produktebene nicht möglich. Eine feldfreie SOT-MRAM-Technologie ist zwingend erforderlich. Imec integrierte eine magnetischen Schicht in der Ebene als Teil der SOT-Spur. Das durch diese Schicht induzierte Magnetfeld in der Ebene übernimmt die Rolle des externen Felds und verbessert so die praktische Anwendbarkeit.

Es wurden auch Lösungen vorgeschlagen, um den dynamischen Stromverbrauch zu senken, der mit dem hohen Injektionsstrom zum Umschalten der Magnetisierung der freien Schicht verbunden ist. Auf der IEDM 2022 demonstrierte imec einen spannungsgesteuerten Ansatz während des Schreibvorgangs, der die Energiebarriere für das Umschalten senkt. Diese Technik ermöglichte auch eine Verkleinerung der Bit-Zellen-Fläche, was ihn für SRAM-Anwendungen mit hoher Dichte attraktiv macht.

Die Umschaltenergie könnte durch Skalierung der SOT-Spur weiter verbessert werden. Bei üblichen SOT-MRAM-Designs ist die Fläche, die von der darunterliegenden SOT-Spur eingenommen wird, größer als die tatsächliche MTJ-Säulen-Grundfläche, um eine ausreichende Marge für die Overlay-Prozesssteuerung zu bieten. Dies führt zu Energieverschwendung, da ein Teil des Injektionsstroms außerhalb des MTJ-Bereichs fließt. Auf der IEDM 2023 zeigte imec, dass es möglich ist, SOT-MRAM so zu skalieren, dass SOT-Spur und MTJ-Säule vergleichbare Grundflächen haben: ein Meilenstein auf dem Weg zur hohen Bit-Zelldichte. Pro Einzelspeicher wurde eine Schaltenergie von unter 100 Femtojoule pro Bit und eine Lebensdauer von über 10¹⁵ Programmier-/Löschzyklen nachgewiesen.

Neuer Materialstack erhöht Leistung und Robustheit

Eine Neugestaltung des Materialstacks kann die Leistung und Parameter wie Retention, BEOL-Kompatibilität, Robustheit gegen externe magnetische Effekte und Schreibfehlerrate (WER) weiter verbessern. Die WER, ein wichtiger Punkt in Sachen Zuverlässigkeit, bezieht sich auf die Wahrscheinlichkeit, dass die ferromagnetische freie Schicht nicht schaltet, wenn ein Schreibstrom angelegt wird.

Während sich die Forschung vor allem auf die Verbesserung der Zellen konzentrierte, ist ein entscheidender Schritt in Richtung industrieller Anwendung die Integration von skalierten SOT-MRAM-Komponenten in großen Arrays. In diesen Array-Demonstratoren sind viele Speicher-Bit-Zellen nun mit der darunterliegenden Schaltung verbunden, die die Transistoren enthält, die den Lese- und Schreibzugriff ermöglichen und Strom und Spannung in die Bit-Zellen ein- und aus ihnen herausleiten.

Auf der IEDM 2024 schlug imec eine innovative freie Kompositschicht für die MTJ vor, die zu einem zuverlässigeren Schalten eines SOT-MRAM-Bausteins führt. Der neuartige Stack besteht aus einer synthetischen antiferromagnetischen (SAF) Struktur, d. h. zwei ferromagnetischen Schichten, die durch eine Ru-Schicht antiferromagnetisch gekoppelt sind. Dieses System wird dann mit den herkömmlichen CoFeB-Schichten für die TMR-Auslesung gekoppelt. Der neuartige Stack ermöglicht die unabhängige Optimierung des TMR (kritisch für den Lesevorgang) und des SOT-Schaltvorgangs (wodurch weitere Effizienzsteigerungen beim Schreibvorgang möglich werden).

DDR5: Neuer RAM-Standard

Elektronik-Entwicklung

Was machen DDR5 und DDR6 zur Zukunft des Arbeitsspeichers?

DDR5 wird der vorherrschende Memory-Standard der kommenden Jahre. Die Nachfrage steigt konstant, denn DDR5 liefert verglichen mit DDR4 von allem mehr: größere Datentransfer-Raten, größere Kapazitäten und größere Energieeffizienz.Alle Hintergründe erfahren Sie hier.

SOT-MRAM-Komponenten mit dieser freien Kompositschicht zeigten eine verbesserte WER und erfüllten erstmals die Zielvorgabe von 10^-6. Die Datenspeicherung verbesserte sich von ∆~50 auf ~90 im Vergleich zu MRAM mit herkömmlichen freien Schichten. Auf der Ausleseseite konnte die TMR weiter vergrößert werden, ohne das SOT-Schaltverhalten zu beeinträchtigen. Darüber hinaus hält die freie Kompositschicht Temperaturen von bis zu 400 °C stand, wobei sie ihre magnetischen Eigenschaften beibehält, wodurch sie mit der BEOL-Verarbeitung kompatibel ist. Die freie SAF Schicht macht das SOT-MRAM-Element außerdem weniger empfindlich gegenüber externen magnetischen Störungen.

Weiterentwicklung der SOT-MRAM-Technologie

Zur Entwicklung des Schichtaufbaus griffen die Forscher von imec auf mikromagnetische Simulationen zurück, um optimale Ergebnisse zu erzielen. Die Kombination von Simulationen und Experimenten ist für die Weiterentwicklung der SOT-MRAM-Technologie von entscheidender Bedeutung.

MRAM wird vollständig elektrisch gesteuert, dennoch können externe Magnetfelder die Performance leicht beeinträchtigen. Eine globale Studie soll die zugrunde liegenden Mechanismen aufklären, um einen besseren Schutz zu gewährleisten. Zusätzlich werden anwendungsabhängige Standards entwickelt, um Feldstärken zu spezifizieren, bei denen gespeicherte Daten noch geschützt sind.

Nicht nur die Stärke, sondern auch die Ausrichtung externer Magnetfelder beeinflusst die aktive Schreibmagnetfestigkeit von MRAM, was sich in einer Verschlechterung des WER äußert. Eine Studie an STT-MRAM dürfte auch für SOT-MRAM gelten: Bei den Experimenten wirkten externe Magnetfelder (zwischen 4 und 40 mT) in verschiedenen Winkeln auf MTJ-Stapel ein. Eine signifikante Verringerung der WER wurde unter bestimmten externen Magnetfeldwinkeln bereits bei Feldern von nur 10 mT beobachtet.

Experimente und theoretischen Erkenntnisse stimmen miteinander überein. Die gewonnenen Erkenntnisse werden bei der Entwicklung von MTJ-Stacks helfen, die unempfindlicher gegenüber WER-Degradation sind.

Bleibt der Nachweis, dass optimiertes SOT-MRAM in große Arrays zusammen mit Logik intergriert werden kann. Auf der VLSI 2024 präsentierte imec erstmals ein funktionales Array, das auch zur Charakterisierung von STT-MRAM verwendet werden kann.

Hochauflösende Lithografie mit Potenzial

Elektronik-Entwicklung

Logik- und DRAM-Strukturen mit Einfachbelichtung erzeugen

Das ASML-Imec-Labor demonstriert die erste High-NA-fähige Logik- und Speichermusterung als erste Validierung von Industrieanwendungen. Die Ergebnisse zeigen das Potenzial der Technologie, 2D-Merkmale in einem einzigen Schritt zu ermöglichen.Mehr Hintergründe gibt es hier.

Extreme Skalierung möglich

Das imec verwendet das Array auch zur Charakterisierung von SOT-MRAM, das durch Verkleinerung der SOT-Spur extrem skaliert wurde. Wie oben beschrieben, funktioniert das auf Zellebene gut und zeigt Verbesserungen bei Schaltenergie und Lebensdauer [5,6]. Der Prozessablauf der Integration schreibt vor, dass die SOT-Spuren nach der Bildung der MTJ-Säulen strukturiert werden. Bei extrem skalierten Bausteinen, bei denen die SOT-Spurbreite auf den Durchmesser der Säulen reduziert ist, können die Seitenwände der Säulen durch die aufeinanderfolgenden SOT-Strukturierungsschritte leicht freigelegt und beschädigt werden. Forscher von imec zeigten, dass eine doppelte Verkapselung der MTJ-Säule mit SiN und AlOx die Struktur während der SOT-Modul-Prozessschritte schützen könnte, ohne kritische Leistungsparameter wie das Lesefenster auf Array-Ebene zu beeinträchtigen.

Die Integration von MRAM in große Arrays bringt eine zusätzliche Herausforderung mit sich: All diese Tausende bzw. Millionen von Bit-Zellen müssen identisch auf die Transistoren in der Peripherieschaltung reagieren. Imec untersucht derzeit die Stellschrauben, die die Zellen homogener machen.

Fazit

SOT-MRAM wurde als potenzieller Ersatz für SRAM in Last-Level-Cache-Anwendungen identifiziert. Imec arbeitete an einigen der verbleibenden Herausforderungen und brachte die Technologie näher an die Marktreife heran. Eine Neugestaltung des MTJ-Materialstacks führte zu zuverlässigeren Schaltvorgängen auf Zellebene und einer höheren Robustheit gegenüber externen magnetischen Einflüssen. Eine ergänzende Studie zur magnetischen Störfestigkeit lieferte nützliche Erkenntnisse darüber, wie MRAM vor externen Magnetfeldern geschützt werden kann. Schließlich stellt die Demonstration einer funktionalen Anordnung einen Meilenstein auf dem Weg zur industriellen Nutzung dar. (na)