Das Fraunhofer IIS/EAS konnte bereits 2022 erstmals Chiplet-Interface-IP in der 5-nm-Prozesstechnologie von Samsung implementieren. (Bild: Fraunhofer EAS IIS)
Das Fraunhofer IIS/EAS und Achronix Semiconductor, Anbieter von Highend-FPGAs und eFPGA-IP-Lösungen, wollen gemeinsam Halbleiterlösungen entwickeln. Ziel der Kollaboration ist es, einen heterogenen Chiplet-Aufbau zu erarbeiten, mit dem sich Leistung und Interoperabilität für zukünftige Hochleistungs-Systemlösungen demonstrieren lassen. Das Fraunhofer IIS/EAS bringt dabei Knowhow zu Systemkonzepten und Design-Services Prototyping für Packaging-Aufbauten ein. In Verbindung mit der Speedcore-eFPGA-IP von Achronix entsteht eine Multichip-Systemlösung, die aus mehreren Chiplets bestehen wird. Diese ermöglichen eine Untersuchung und Bewertung der Chip-to-Chip-Transaktionsschicht-Verbindungen wie Bunch of Wires (BoW) oder Universal Chiplet Interconnect Express (UCIe).
Die Partner sehen in der Chiplet-Technologie großes Potenzial für den industriellen Einsatz in heterogenen Multichip-Lösungen. Sie ermöglicht kürzere Latenzzeiten, höhere Bandbreiten und niedrigere Kosten als diskrete Bauteile, die über herkömmliche Leiterbahnen auf einer Leiterplatte verbunden sind. Eine Schlüsselanwendung des aktuellen Projekts ist die Verbindung von Hochgeschwindigkeits-ADCs mit Achronix‘ eFPGA-IP für die Vorverarbeitung in Radargeräten sowie für die drahtlose und optische Kommunikation. In dieser Anwendung sorgen die Speedcore-eFPGA-IP für eine niedrige Latenzzeit und Rekonfigurierbarkeit bei hoher Datenbeschleunigung.
Im Ergebnis der Zusammenarbeit entsteht eine Demonstrationsplattform, die für Anwendungen wie 5G/6G-Drahtlos-Infrastruktur, ADAS und leistungsstarke Test- und Messgeräte geeignet ist.
