Multi-threaded-, Multicore-, Multi-Cluster-Design mit mehreren Cores

Heterogene Many-Core MIPS CPU

Hans Jaschinski Hans Jaschinski

Veröffentlicht 4. November 2016 - 10:58 Geändert 4. November 2016 - 10:58

Nutzer der CPU I6500 können aus zahlreichen Compilern, Debuggern, Betriebssystemen, Hypervisor und Anwendungssoftware wählen, die für die MIPS ISA optimiert sind.

(Bild: Imagination)

Von Imagination Technologies steht die MIPS Warrior I-Klasse CPU I6500 zur Lizenzierung zur Verfügung, ein multi-threaded-, Multicore-, Multi-Cluster-Design mit mehreren Cores. Die allgemeine Verfügbarkeit wird im ersten Quartal 2017 erwartet.

Jeder CPU-Core kann aus mit verschiedenen Kombinationen von Threads, Cache-Größen, Frequenzen und sogar Spannungspegeln konfiguriert werden. Der MIPS Coherence Manager mit AMBA-ACE-Schnittstelle zu ACE-kohärenten Fabric-Lösungen ermöglicht die Mischung von Chipkonfigurationen auf Rechenclustern – einschließlich PowerVR GPUs oder anderer Beschleuniger, um den Wirkungsgrad des Systems zu erhöhen. Simultanes Multi-Threading (SMT) ermöglicht die Ausführung mehrerer Befehle von mehreren Threads pro Taktzyklus. Mit der Hardware-Virtualisierung (VZ) können mehrere CPU-Cores sicher mit einem einzigen Core vereint werden. Die Kombination aus SMT mit VZ bietet Zero Context Switching für Anwendungen, die Echtzeitverarbeitung erfordern. Zusammen mit Scratchpad-Speicher eignet sich die CPU für Anwendungen, die eine deterministische Code-Ausführung erfordern.

(jj)