Imec und EV Group zeigen eine Wafer-zu-Wafer-Hybridbonding-Technologie mit 200 nm Pitch für Kupferverbindungen. Die Entwicklung soll künftige Logik-zu-Logik- und Speicher-zu-Logik-Stacks ermöglichen.
Martin ProbstMartinProbstOnline-Redakteur
Beispiel für eine mögliche Aufteilung eines SoC gemäß dem CMOS-2.0-Skalierungsparadigma von imec.Imec
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Imec und die EV Group (EVG) haben auf der IEEE Electronic Components and Technology Conference (ECTC) 2026 eine Wafer-zu-Wafer-Hybridbonding-Technologie mit einem Pad-Abstand von 200 nm für Kupferverbindungen vorgestellt. Die Technologie wurde an einem Testträger mit routbaren Verbindungen demonstriert und erreichte laut den Unternehmen eine besonders hohe Ausrichtgenauigkeit nach dem Bonden.
TEM-Aufnahme von Daisy-Chain-Strukturen auf einem hexagonalen 200-nm-Pad-Raster mit einheitlicher Hybrid-Pad-Größe und einer Soll-Cu-Dichte von 25 %.Imec/IEEE
Die Entwicklung zielt auf künftige hochintegrierte Halbleiterarchitekturen, bei denen Logik- und Speicherebenen in 3D gestapelt werden. Im Zentrum steht das von imec vorangetriebene CMOS-2.0-Skalierungsparadigma. Dabei wird ein System-on-Chip in verschiedene funktionale Ebenen aufgeteilt, die anschließend über 3D-Verbindungstechnologien wieder miteinander verbunden werden. Für solche Architekturen sind sehr hohe Interconnect-Dichten erforderlich – entsprechend rückt das Fine-Pitch-Hybridbonding immer stärker in den Fokus.
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Warum ist der 200-nm-Pitch relevant?
Bei der nun vorgestellten Demonstration nutzte imec einen Testträger mit vier Schichten routbarer Verbindungen, die vor dem Bonden auf jedem der Wafer vorbereitet wurden. Für alle Chips auf dem gesamten 300-mm-Wafer wurde nach dem Bonden ein Cu-Pad-zu-Pad-Overlay-Vektor von weniger als 40 nm erreicht. Nach Angaben der Partner ist dies weltweit erstmals auf diesem Niveau gelungen.
Eine zentrale Rolle spielte dabei das Hybrid- und Fusions-Waferbonding-System GEMINI FB von EVG. Die hohe Overlay-Genauigkeit ist entscheidend, um bei sehr kleinen Kontaktabständen eine hohe elektrische Ausbeute zu ermöglichen. Denn je kleiner der Pitch, desto enger werden die Toleranzen – und desto weniger verzeiht der Prozess kleinste Abweichungen.
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Erzielte Verbesserung der tatsächlichen Ausrichtung bei der Wafer-zu-Wafer-Verbindung auf Wafern mit elektrischen Bauelementen. Die Ergebnisse werden mit und ohne Anwendung von Korrekturen mittels Hybrid-Pad-Lithografie vor dem Verbinden dargestellt.Imec/IEEE
Imec verweist zudem auf die gemeinsame Optimierung des gesamten Hybridbonding-Prozessablaufs. Dazu zählen unter anderem der Einsatz von SiCN als dielektrischem Material, ein chemisch-mechanischer Polierschritt (CMP) vor dem Bonden sowie ein verbessertes Cu-Pad-Design. Auch lithografische Korrekturen vor dem Bonden trugen zur erzielten Genauigkeit bei.
Roadmap führt unter 200 nm
Zsolt Tokei, imec-Fellow und Programmdirektor für 3D-Systemintegration, bezeichnete das Ergebnis als wichtigen Schritt für Fine-Pitch-Hybridbonding. Die Roadmap soll laut imec und EVG weiter in Richtung deutlich unter 200 nm Interconnect-Pitch vorangetrieben werden. Ziel sind anspruchsvolle Anwendungen beim Stacking von Logik-zu-Logik- sowie Speicher-zu-Logik-Schaltungen.
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Paul Lindner, Executive Technology Director bei EVG, hob die langjährige Zusammenarbeit mit imec hervor. Sie zeige, welche Rolle Wafer-Bonding für die Entwicklung zukünftiger Halbleiterbauelemente spiele. Die Partner wollen ihre Arbeit fortsetzen, um neue Bauelementarchitekturen und das globale Halbleiter-Ökosystem zu unterstützen.
