Questa One bündelt Simulations-, Stimulus-Free-, Coverage- und VIP-Engines in einer gemeinsamen Plattform für skalierbare, datengetriebene und vernetzte Verifikation. (Bild: Siemens)
Mit Questa One führt Siemens Digital Industries Software eine vollständig neu konzipierte Suite für die IC-Verifizierung ein, die drei Kernprinzipien – Connected, Data-Driven und Scalable Verification – in einer gemeinsamen Daten- und Workflow-Architektur vereint. Herzstück ist eine Verifikationsplattform, die alle Simulationen, formalen Analysen, DFT-Runs und Emulationsdaten in einer einheitlichen Datenbank zusammenführt und dort von KI-Algorithmen auswerten lässt. So wird Verifizierung von einem sequenziellen Qualitätssicherungsschritt zu einem selbstoptimierenden Prozess, der Testpriorisierung, Coverage-Guidance und Ressourcenallokation in Echtzeit anpasst.
Questa-One-Suite beschleunigt Coverage-, Gate-Level- und Fault-Simulationen
Die Coverage Acceleration Engine adressiert das klassische „Last-Mile“-Problem der UVM-basierten Random-Verification: Ein verteiltes Constraint-Solver-System kombiniert heuristische Sampling-Strategien mit einem ML-basierten Coverage-Analyzer. Dieser identifiziert in der Unified Coverage DataBase (UCDB) schwer zugängliche Zustandsräume, schlägt gerichtete Stimuli vor und kann irrelevante Code-Blöcke formell „waiven“. In Vorabtests wurden Abdeckungsziele bis zu 50-mal schneller erreicht als mit herkömmlichen Testbench-Läufen.
Für Design-for-Test-Simulationen nutzt Questa One eine parallelisierte Gate-Level-Engine, die Serial-Pattern-Blöcke automatisch auf CPU-Cluster verteilt und simultan mit Tessents „Streaming Scan Network“ korreliert. Das Ergebnis sind Beschleunigungen um den Faktor 8 sowie ein reduzierter Speicherbedarf, weil Scan-Kontexte sowie last-known-state inkrementell wiederverwendet werden.
Die Fault Simulation Acceleration kombiniert hierarchische Fault-Collapsing-Algorithmen mit einer dynamischen Scheduling-Logik für GPU- und CPU-Knoten. Neben klassischer DFT-Analyse lassen sich damit auch FMEDA-Szenarien für funktionale Sicherheit abarbeiten. Die nahtlose Unterstützung von Tessents User-Defined-Fault-Modeling (UDFM) verkürzt laut Siemens die Laufzeit komplexer Safety-Analysen um bis zu 48-Mal.
Besonders drastisch fällt der Effizienzgewinn bei der Stimulus-Free Verification aus: 20 statische und formale Apps – von Lint, CDC/RDC und Power-Domain-Checks bis zu Property-Proving – nutzen gemeinsame Zwischendarstellungen, so dass offene SoC-Referenzdesigns statt 24 Stunden unter einer Minute vollständig analysiert werden konnten. Ein generatives KI-Modul erzeugt dabei automatisch SystemVerilog-Assertions und bietet „Autofix“-Vorschläge für Lint-Violations.
KI-gestützte Avery-VIP beschleunigt Compliance-Tests
Mit dem in Avery Verification IP integrierten Compliance-Framework stehen hochabdeckende Test-Suiten für Protokolle wie PCIe 6.1, CXL 3.1 oder HBM4 bereit. Protokollbewusste Debug-Ansichten und Coverage-Metriken lassen sich sowohl in der klassischen Questa-Simulation als auch in Veloce-CS-Emulations- und FPGA-Prototypingsystemen wiederverwenden, wodurch eine konsistente Traceability über alle Abstraktionsebenen entsteht.
Die übergeordnete Data-Driven Layer nutzt prädiktive Modelle: Ein „Regression Navigator“ wählt jene Testfälle aus, die mit höchster Wahrscheinlichkeit fehlschlagen oder die Coverage erhöhen; ein Reinforcement-Learning-Agent steuert Batch-Regressionsläufe anhand historischer Fail-Signaturen. Ein zweites Modell analysiert Heat-Maps und Graph-Cluster der Coverage-Datenbank, um Redundanzen im Stimulus aufzudecken. Beide Komponenten bauen auf Analytics-Technik auf, die Siemens bereits in „Verification IQ“ etabliert hat.
Unterstützt werden klassische On-Prem-Lizenzserver ebenso wie Cloud-Bursting-Szenarien mit Container-Orchestrierung; Scheduling-APIs für SLURM und Kubernetes sind integriert. Mit adaptiver Token-Lizenzierung lassen sich Sim-, Formal- und DFT-Engines dynamisch skalieren, ohne Workflows umzubauen. Siemens plant die allgemeine Verfügbarkeit von Questa One für Juni 2025; Interessenten finden weiterführende technische Details über das EDA-Portal des Unternehmens.
