Bild 1. Aufbau einer Schnittstelle zu High-Speed-Datenwandlern.

Bild 1. Aufbau einer Schnittstelle zu High-Speed-Datenwandlern. (Bild: Analog Devices)

Im Zuge des bei Datenwandlern bestehenden Trends zu immer höheren Abtastraten und Auflösungen sorgen Signalintegritäts-Probleme, die bei höheren Übertragungsraten auftreten, dafür, dass traditionelle I/O-Technologien für die heutigen Bandbreitenanforderungen nicht mehr geeignet sind.

Erschwerend kommt hinzu, dass High-Speed-Datenwandler mit integrierten, stromverbrauchsoptimierten DSP-Engines (Digital Signal Processing) immer mehr Verarbeitungsaufgaben im System übernehmen. So enthält der Empfangspfad weitreichend konfigurierbare DDC-Stufen (Digital Downconverter), programmierbare FIR-Filter (Finite Impulse Response) und automatische Verstärkungsregler (Automatic Gain Control, AGC), und im Sendepfad finden sich DUCs (Digital Upconverters), programmierbare Verzögerungsstufen und sendeseitige Digital-Predistortion-Unterstützung (DPD). Alle diese Funktionen lassen sich dadurch aus dem FPGA oder ASIC an den Datenwandler auslagern, was in einem breitbandigeren System und einem sehr guten SWaP-Profil (Size, Weight and Power) resultiert.

Die Standards JESD204B und JESD204C sind auf die Anforderungen der nächsten Generation von Datenwandler-Anwendungen abgestimmt. Sie stützen sich auf breitbandige Schnittstellen auf SerDes-Basis (Serializer/Deserializer), kombiniert mit Encoding auf Protokollebene sowie Scrambling- und Synchronisationstechniken, sodass es mit einer reduzierten Anzahl differenzieller Verbindungsleitungen möglich ist, Übertragungsraten bis zu 32,5 GBit/s zu erzielen.

Der Beitrag beschreibt, welchen Zusatznutzen schnelle Datenwandler mit JESD204B/JESD204C-Interface für die finale Systemanwendung bieten, erläutert die Aufgabe der einzelnen Implementierungsschichten und nennt FPGA-IP, Tools und Plattformlösungen, die ein reibungsloses Upgrade gestatten. Beschrieben wird auch ein optimales Debugging-Konzept, das nach erfolgter Implementierung einer Schnittstelle zum Einsatz kommen kann.

In Bild 1 ist eine typische Schnittstelle zwischen High-Speed-Datenwandler und FPGA zu sehen, wie man sie beispielsweise bei der neuesten Ergänzung der MxFE-Produktfamilie von Analog Devices vorfindet. Diese unterstützt für die Sende- und Empfangsrichtung jeweils maximal 24 differenzielle, parallele JESD204C-Lanes, die jeweils eine maximale Datenrate von 32,5 GBit/s erreichen, sodass gleichzeitig nahezu 800 GBit/s in jede Richtung übertragen werden können.

Implementierung der JESD204B/JESD204C-Schnittstelle in einem FPGA

Die Standards JESD204B und JESD204C regeln den Datentransfer über die Schnittstelle zwischen einem ADC, DAC oder MxFE einerseits und einem FPGA andererseits.

Im Fall von JESD204B stellt der Sender des Systems die parallelen Daten zu Frames zusammen und nutzt die 8-Bit/10-Bit-Codierung sowie ein optionales Scrambling zum Generieren serieller Daten am Ausgang. Der anfängliche Verbindungsaufbau erfordert besondere Steuerzeichen, die zum Zweck der Synchronisation gesendet und von der Gegenseite empfangen werden. Zum Aufrechterhalten der Synchronisation werden in den übertragenen Datenstream weitere Steuerzeichen eingefügt.

Während die Laneraten des JESD204B-Protokolls auf 16 GBit/s beschränkt sind, unterstützt JESD204C Laneraten bis zu 32,75 GBit/s. JESD204C verwendet hierfür ein 64-Bit/66-Bit-Codierungsschema, das sich durch eine wesentlich höhere Codierungseffizienz auszeichnet und einen reinen Feed-Forward-Synchronisationsprozess nutzt, sodass für die Erstsynchronisation der Verbindung kein Handshaking erforderlich ist.

Bild 2 veranschaulicht den Datenpfad. Dieser lässt sich grob in vier Schichten einteilen, denen in einem Design jeweils bestimmte Aufgaben zugewiesen sind.

FPGA-IP für JESD204B/JESD204C

Für die beschleunigte Entwicklung eines Systems, das die Anbindung an High-Speed-Datenwandler per JESD204B/JESD204C erfordert, gibt es für jede Schicht des Datenpfads besonderes FPGA-IP von ADI sowie den FPGA-Anbietern. Während die letztendlich getroffene Wahl von den Hard- und Softwareentscheidungen im System bestimmt wird, sind die FPGA-IP-Module so flexibel angelegt, dass sie zur Realisierung der bestmöglichen Lösung freizügig kombiniert werden können.

1. Die Bit-Übertragungsschicht (Physical Layer, PHY)

Die Bit- Übertragungsschicht (PHY) ermöglicht die Übertragung der protokollspezifischen Frames mit der vorgegebenen Lanerate unter Verwendung der SerDes-Hardware. Diese Schicht umfasst die Sendetreiber, die Empfangs-Equalizer sowie die Takt- und Datenrückgewinnungs-Schaltungen.

Die Bit-Übertragungsschicht verlangt häufig nach robustem Transceiver-IP und ist vom jeweiligen FPGA abhängig. Folglich bestimmen der FPGA-Hersteller und die verwendete FPGA-Produktfamilie darüber, was infrage kommt. Die seriellen High-Speed-Transceiver der Serien GTX, GTH, GTY und GTY-P von AMD Xilinx und die Transceiver-PHYs der Serien L-Tile, H-Tile und E-Tile von Intel sind als Optionen für die jeweiligen FPGAs verfügbar. Die Transceiver werden zu einem wesentlichen Kriterium dafür, ob ein FPGA für eine bestimmte Endanwendung geeignet ist, denn alle FPGAs sind für unterschiedliche Maximal-Datenraten ausgelegt.

Bild 2: Datenpfadschichten für JESD204B/JESD204C
Bild 2: Dargestellt sind die Datenpfadschichten für JESD204B/JESD204C. (Bild: Analog Devices)

2. Die Sicherungsschicht (Data Link Layer)

Die Sicherungsschicht ist gemäß dem gewählten Protokoll für die 8-Bit/10-Bit- oder 64-Bit/66-Bit-Codierung und -Decodierung zuständig und nimmt das Descrambling, das Lane Alignment und das Deframing der Daten vor. Im Fall von JESD204B erfolgt in dieser Schicht auch der Zeichenaustausch für das Frame Alignment. Bei JESD204C dagegen wird auf der Sicherungsschicht ein Multiblock und Extended Multiblock Alignment durchgeführt, das zum Synchronisieren der Daten bei der Übertragung erforderlich ist.

Die IP-Elemente ADI JESD204B/JESD204C Transmit Link Layer und ADI JESD204B/JESD204C Receive Link Layer sind für die Interoperabilität zu den High-Speed-Datenwandlerprodukten von ADI optimiert. Zusätzlich verfügbare, unverschlüsselte RTL- und IP-Treiber können in FPGA-Designs für die Verbindung mit den High-Speed-Datenwandlern von ADI genutzt werden.

Für die Sicherungsschicht lassen sich auch die Framer- und Deframer-IPs AMD Xilinx FPGA JESD204 oder Intel FPGA JESD204 verwenden.

3. Die Transportschicht

Die Transportschicht übernimmt die Rückverwandlung der Lane-Daten in ADC-Sampledaten (auf dem Empfangsweg) bzw. der DAC-Patterndaten in Lane-Daten (auf dem Sendeweg). Die Konfiguration entscheidet über das Format der Sampledaten.

Mit dem ADI-ADC-Companion-Transport-Layer-RTL-Generator und dem ADI-DAC-Companion-Transport-Layer-RTL-Generator stehen skriptbasierte Tools zur Verfügung, die die Transportschicht auf der Grundlage einer Auflistung der gewünschten JESD204B/JESD204C-Betriebsarten generieren. Sie unterstützen alle von High-Speed-Datenwandlerprodukten unterstützen Betriebsarten (Modes).

Für Designs, die bei der Kompilierung nur einen einzigen Mode-Satz unterstützen müssen, können das ADI ADC Transport Peripheral und das ADI DAC Transport Peripheral benutzt werden.

4. Die Anwendungsschicht

Die Anwendungsschicht ermöglicht eine beliebige Vor- oder Nachbearbeitung von Daten, um in einer Endanwendung eine bestimmte Feature-Ausstattung zu ermöglichen oder einen effizienteren Umgang mit den Daten zu realisieren.

In den meisten Fällen ist der Code auf der Anwendungsschicht auf eine bestimmte Kundenapplikation zugeschnitten. Allerdings verfügt ADI zur Unterstützung bestimmter anspruchsvollerer Anwendungsfälle über FPGA-IP, das den Kunden auf Anfrage zur Verfügung gestellt werden kann.

Die soeben erwähnten FPGA-IPs gibt es entweder als Bestandteil von FPGA-Referenzdesigns oder als eigenständige IP-Module zur Verwendung in kundenspezifischen Designs, in denen High-Speed-Datenwandlerprodukte von ADI zum Einsatz kommen. Die besagten Referenzdesigns werden auf mehreren kundenspezifischen FPGA-Plattformen von ADI sowie auf COTS-FPGA-Plattformen (Commercial Off-The-Shelf) unterstützt.

Auf dem Weg des Kunden zur Integration des fertigen Produkts ist die Möglichkeit zum Evaluieren der Features und der Leistungsfähigkeit von Bausteinen der High-Speed-ADC, -DAC- und -MxFE-Familien von entscheidender Bedeutung. Evaluation-Boards für High-Speed-Datenwandler werden an ein FPGA-basiertes Datencontroller-Board angeschlossen, sodass Kunden Samples von einem ADC einholen oder Samples an einen DAC übermitteln können.

Im Fall der High-Speed-Datenwandlerprodukte von ADI werden das JESD204B- oder JESD204C-Interface oder andere I/O-Steuerungsschnittstellen über einen FMC- oder FMC+-Steckverbinder geführt, wobei auf den High-Pin-Count-Steckverbinderstandard VITA57.4 aufgebaut wird. Die Hardwarebauteile werden von FPGA- oder Software-Lösungsoptionen unterstützt, die auf eine einfachere Nutzung seitens der Kunden ausgerichtet sind.

FPGA-Plattformen

Die FPGA-Evaluierungsplattformen von ADI (mit den vier aktiven Versionen ADS7-V2 EBZ, ADS8-V1 EBZ, ADS8-V3 EBZ und ADS9-V2 EBZ sowie ADS10-V1 EBZ (in der Pipeline) eignen sich sehr gut, um Produkte zu evaluieren und Machbarkeitsstudien gemäß der finalen Kundenapplikation zu erstellen.

In Bild 3 ist ein FPGA-Evaluation-Board des Typs ADS9V2-EBZ zu sehen, das als Interface zur MxFE-Produktfamilie dient. Es ist mit einem AMD Xilinx Kintex UltraScale+ FPGA bestückt, das zwanzig 28-GBit/s-Transceiver unterstützt, die über einen FMC+-Steckverbinder geführt werden. Vorhanden sind ferner HMC-DRAM-Module zum Erfassen des hohen Datenaufkommens, ein Stromverteilungs-Netzwerk und eine skalierbare Taktarchitektur, mit der sich deterministische Link-Latenzen unterstützen lassen.

Auf jeder Internetseite zu einem Datenwandler-Produkt sind die empfohlenen FPGA-Evaluation-Boards für das Produkt aufgeführt, und es gibt Unterstützung durch eine FPGA-Binärdatei und das zugehörige Softwarepaket. Der FPGA-Quellcode umfasst weitreichend konfigurierbares RTL mit Multimode-Support für den JESD204B/JESD204C-Datenpfad. Zusätzlich gibt es RTL für Speichercontroller, eingebettete C-Treiber und Zustandsautomaten zum Kontrollieren des Verbindungsaufbaus und des Datenflusses. Der FPGA-Quellcode für High-Speed-Datenwandler mit JESD204B/JESD204C-Schnittstellen kann direkt bei ADI angefordert werden.

COTS-FPGA-Plattformen

Zusätzlich besteht die Option zur Verwendung eines fertigen AMD-Xilinx- oder Intel-FPGA-Boards, das die Anforderungen an die Linerate und die Speicherbandbreite erfüllt und mit hinreichenden Logik- und I/O-Ressourcen aufwartet. Von ADI gibt es Referenzdesigns für einen Teil dieser kompatiblen Boards, um Produkte evaluieren und Machbarkeitsstudien anfertigen zu können. Diese Designs umfassen JESD204B/JESD204C-IP von ADI sowie Treiber und einen Software-Stack, um das Übertragen von Daten von und nach diesen Boards per Ethernet zu ermöglichen.

JESD204B/JESD204C-Tools

Zusätzlich zum FPGA-IP und den Evaluation-Boards hält ADI eine Vielzahl von Entwicklungswerkzeugen bereit, die die Implementierung der JESD204B/JESD204C-Schnittstelle vereinfachen.

IBIS-AMI-Modelle: Die IBIS-AMI-Modelle eignen sich zum Modellieren der schnellen Serializer- und Deserializer-Verbindungen, zu deren Umfang auch Equalizer-Algorithmen für Sender und Empfänger gehören. Auf den Produktseiten zu den High-Speed-Datenwandlern von ADI finden sich Aufstellungen der verfügbaren IBIS-AMI-Modelle, aufgeschlüsselt nach dem jeweils verwendeten SerDes PHY IP.

JESD Mode Selector Tool: Das JESD204B/JESD204C Mode Selector Tool ist ein kommandozeilenbasiertes Werkzeug, mit dem sich die Zahl der Betriebsarten eingrenzen lässt, die zur Unterstützung eines bestimmten Anwendungsfalls benötigt werden. Das Tool führt den Anwender durch eine Art Flussdiagramm, um die Anwendung zu beschreiben und anhand des Systemdesigns die relevanten Sende- und Empfangsbetriebsarten zu identifizieren.

JESD204-Frame-Mapping-Table-Generator: Er ermöglicht ein besseres Verständnis der Art und Weise, wie die Samples von Datenwandlern angeordnet werden. Der Anwender kann hierzu jede gültige Kombination der JESD204B/JESD204C-Parameter (L, M, F, S, NP) eingeben. Ausgegeben wird eine Datei, die das Frame-Mapping der jeweiligen Betriebsart in Tabellenform enthält.

Debugging der JESD204B/JESD204C-Schnittstelle

Neben den Debugregister-Feldern und Testbetriebsarten, die in den High-Speed-Datenwandlern von ADI zur Verfügung stehen, bringen die IP-Blöcke für jede Protokollschicht bestimmte Features mit, die sich aktivieren lassen, um Hilfestellung beim Debugging einer JESD204B/JESD204C-Schnittstelle zu leisten, wenn diese in einem System implementiert ist.

Bild 3: ADS9v2-FPGA-Plattform mit den einzelnen Funktionsabschnitten.
Bild 3: ADS9v2-FPGA-Plattform mit den einzelnen Funktionsabschnitten. (Bild: Analog Devices)

Debugging der Bit-Übertragungsschicht

Über die physische Schnittstelle zwischen High-Speed-Datenwandlern und FPGAs werden hochfrequente Signale mit steilen Flanken auf parallelen Wegen auf der Leiterplatte übertragen. Beim Debugging einer JESD204B/JESD204C-Verbindung werden für die Bit-Übertragungsschicht zwei Debug-Punkte empfohlen.

Taktung von Serializer und Deserializer

Ein PLL-Synthesizer (Phase-Locked Loop) erzeugt den hochfrequenten Takt für den seriellen Sende- und Empfangspfad des FPGAs und der High-Speed-Datenwandler. Die PLL-Stufe als entscheidender Bestandteil der CDR-Schaltung (Clock Data Recovery) wird in der Regel von einem Referenztakt angesteuert, der in einer definierten Beziehung zur Linerate steht. In den ADI-Datenwandlern und dem FPGA-IP sind Vorkehrungen dafür getroffen, das Einrasten der PLL-Stufe zu überprüfen. Wenn der Referenztakt nicht auf die korrekte Rate eingestellt ist, rastet die PLL-Stufe nicht ein.

PRBS-Muster (Pseudo Random Binary Sequence)

Mithilfe von PRBS-Mustern lässt sich prüfen, wie sich die parallelen High-Speed-Lanes, die zum Datentransfer zwischen Datenwandler und FPGA dienen, auf alle denkbaren Datenmuster auswirken. Zusätzlich sind sie ein wertvolles Hilfsmittel zum Überprüfen der Signalintegrität der physischen Schnittstelle. Die ADC-, DAC- und MxFE-Produktfamilien von ADI unterstützen PRBS-Modi (PRBS7, PRBS15 und PRBS31), die mit der maximalen, vom jeweiligen Produkt unterstützten Rate laufen können.

Die FPGA Transceiver PHY IP-Optionen für FPGAs von AMD Xilinx und Intel verfügen ebenfalls über eingebaute PRBS-Modi sowie eigenständige Signalintegritäts-IP-Blöcke (Xilinx iBERT), die genutzt werden können. Die Preemphasis-, Postemphasis- und Spannungshub-Einstellungen der IP-Blöcke lassen sich zudem einstellen, um bestimmten Signalintegritäts-Problemen entgegenzuwirken.

Debugging der Sicherungsschicht

Zum JESD204B/JESD204C-Verbindungsaufbau gehört eine Synchronisationssequenz, bei deren nicht ordnungsgemäßer Beendigung der Verbindungsaufbau fehlschlägt. Im Fall von JESD204B-Anwendungen oder -Designs müssen CGS (Code Group Synchronization), ILAS (Initial Lane Synchronization) und das physische Sync-Signal überwacht werden, um den Verbindungsaufbau sicherzustellen. Geht es dagegen um eine JESD204C-Schnittstelle, ist das Synchronisieren des Sample Headers (SH) und des Extended-Multiblock (EMB) relevant. Auch auf der Sicherungsschicht gibt es zwei empfohlene Debug-Punkte.

Unstimmigkeit der JESD204B/JESD204C-Beriebsarten

Da die gewählte Betriebsart (L, M, F, S, K und andere Parameter) darüber entscheidet, wie die Sicherungsschicht die über die Schnittstelle übertragenen Daten codiert und decodiert, müssen FPGA und Datenwandler zwingend auf dieselbe Betriebsart eingestellt sein. Sollten Unstimmigkeiten in den Daten festzustellen sein, die nicht auf die Bit-Übertragungsschicht zurückgeführt werden können, ist es hilfreich zu verifizieren, ob die JESD204B/JESD204C-Parameter korrekt eingestellt sind.

Unstimmigkeiten im JESD204B/JESD204C Lane Mapping

Das Routing der mit hoher Frequenz betriebenen parallelen Lanes zwischen Datenwandler und FPGA kann eine höchst anspruchsvolle Aufgabe sein. Eine Crossbar-Struktur, mit der sich Verbindungen zwischen physischen und logischen Lanes (an einem Empfänger) bzw. zwischen logischen und physischen Lanes (an einem Sender) herstellen lassen, kann die Routing-Restriktionen entschärfen. Kommt eine solche Crossbar-Struktur für das Lane Mapping zum Einsatz, kann ein Fehlschlagen des Verbindungsaufbaus auf Unstimmigkeiten beim Lane Mapping zurückzuführen sein, weshalb es beim Debugging eine empfehlenswerte Maßnahme ist, sich vom korrekten Mapping zu überzeugen.

Debugging der Transportschicht

Die Transportschicht ist für die Umsetzung zwischen Lane- und Sample-Daten zuständig. Sollten Unstimmigkeiten in den von der Transportschicht ausgegebenen Daten festzustellen sein, empfiehlt sich ein ganz bestimmter Debugging-Ansatz.

Pattern-Modus

Die ADCs von ADI verfügen über eingebaute Prüfbetriebsarten, die eine Reihe unterschiedlicher, vorgegebener Signalmuster und benutzerdefinierter Muster generieren können. Diese Muster lassen sich am Ausgang leichter identifizieren und bieten sich daher zum Aufdecken von Fehlern in der empfangsseitigen Transportschicht des FPGAs an.

Sollte die senderseitige FPGA-Transportschicht dafür verantwortlich sein, aus den Sample-Daten die korrekten Lane-Daten zu erzeugen, kann die Verwendung eines bekannten Musters am Eingang ebenfalls eine hilfreiche Debugging-Maßnahme sein.

Fehlerüberwachung

Abgesehen vom Verbindungsaufbau können die High-Speed-Datenwandler und die FPGA-IP-Module auch in jenen Phasen etwaige Fehler melden, in denen Daten gesendet oder empfangen werden. Dieses Wissen ist vorteilhaft für das Überwachen der Verbindung und stellt eine weitere Option für das System-Debugging dar.

Zusammenfassung

Die Weiterentwicklung der nächsten Generation breitbandiger HF-Sender- und -Empfänger ist in vollem Gange, um dem ständig wachsenden Abtastraten- und Durchsatzbedarf gerecht zu werden. Die schnellen, mit JESD204B/JESD204C-Schnittstellen für bis zu 32,75 GBit/s ausgestatteten ADC-, DAC- und MxFE-Produktfamilien von ADI sind weiterhin ein integraler Bestandteil der Lösung. Ein reichhaltiges Angebot an Designressourcen, zu denen FPGA-Referenzdesigns, FPGA-IP-Module sowie Tools und Support gehören, macht es möglich, viel Entwicklungszeit einzusparen und problemlos auf einen High-Speed-Datenwandler mit JESD204B/JESD204C-Interface umzusteigen. (neu)

Um sich weiter in das JESD204B- oder JESD204C-Protokoll einzuarbeiten, empfehlen sich der JESD204B Survival Guide oder der JESD204C Primer.

Weitere Informationen über JESD204 und die Implementierung dieser Schnittstelle in ADI-Produkten finden Sie auf der Webseite von ADI zum seriellen JESD204-Interface. Weiterführende Angaben zu den High-Speed-Datenwandlern von ADI gibt es zudem auf der RF Converters Page.

Der FPGA-Referenzcode und die Softwareinfrastruktur mit Treibern und detaillierter Dokumentation können als Beispielprojekte aus dem Analog Devices Wiki heruntergeladen werden.

Nikhil Ahuja, Product Applications Engineer, Analog Devices

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