Wie sieht die Zukunft der Halbleiterforschung aus?

Das belgische Forschungsinstitut Imec ist für die Forschung an Halbleitertechnologien für viele Hersteller kaum noch wegzudenken. Seit Jahrzehnten gehen Forscher und Entwickler hier die Herausforderungen zukünftiger Technologieknoten an und sorgen immer wieder dafür, dass das Moore’sche Gesetz noch immer quicklebendig ist. Doch wie lange bleibt das noch so, wie können Engpässe in der Herstellung vermieden werden und welche Technologien treiben die Branche weiter an? Julien Ryckaert gibt die Antworten.

Julien Ryckaert: „Die gesamte Halbleiterindustrie durchläuft derzeit einen tiefgreifenden Wandel. Seit mehr als einem Jahrzehnt ist klar, dass die von Moore's und insbesondere Dennard's Law inspirierte Dimensionsskalierung nicht als Barometer für die Vorhersage der Zukunft der CMOS-Technologieknoten dienen kann.

Dies ist auf mehrere Faktoren zurückzuführen, die wir als 'Skalierungsmauern' bezeichnen. Es wird nicht nur extrem schwierig und teuer, die Abmessungen von CMOS-Bauteilen zu skalieren, sondern die Industrie sieht sich auch mit schwerwiegenden Leistungs- und Geschwindigkeitsbeschränkungen in ihren komplexen Systemen konfrontiert. Auf technologischer Ebene könnten neue Bauelementearchitekturen und Skalierungsverstärker - unterstützt durch Design-Technology Co-Optimization (DTCO) - eine gewisse Flächenskalierung in den nächsten CMOS-Knoten aufrechterhalten. Diese werden jedoch unweigerlich an ihre Grenzen stoßen oder zumindest nicht ausreichen, um die Erwartungen an die Systemskalierung künftiger Anwendungen zu erfüllen. Auf der Architekturebene sind komplexe Speicherhierarchien, Multi-Core und Multi-Threading sowie Kernspezialisierung (xPUs...) auf einem einzigen System-on-Chip (SoC) oder in Chiplets der Weg, um diese Skalierungsmauern zu überwinden.

Das Problem, mit dem wir heute konfrontiert sind, ist, dass nur wenige dieser Innovationen das Ergebnis einer echten Optimierungsschleife zwischen Systemarchitektur und Technologie sind. Die größte Herausforderung für die Zukunft wird darin bestehen, die entscheidenden Faktoren für die Skalierung des Systems zu finden, aber auch zu erforschen, wie bestimmte technologische Disruptionen neue Wege in der Computertechnologie ermöglichen können. Dies ist der Zweck eines System-Technologie-Co-Optimierungsrahmens (STCO).“

„Imec ist naturgemäß auf der Technologieseite des Ökosystems angesiedelt, wo es seit Jahrzehnten glänzt und eine echte Differenzierung im Ökosystem bietet. Da wir jedoch eine führende Position bei der Definition der Technologie der Zukunft einnehmen müssen, ist es notwendig, dass wir unsere Technologie-Roadmap um die Herausforderungen der Systemskalierung erweitern. Diese Entwicklung bedeutet im Wesentlichen, dass wir unser traditionelles Angebot an „Allzweck“-Technologien vervollständigen und uns der Tatsache stellen, dass Lösungen von anwendungsspezifischen Anforderungen wie KI, High-Performance Computing (HPC), AR/VR, ... bestimmt werden.

Darüber hinaus wird eine optimale Systemimplementierung das Ergebnis einer subtilen Verbesserung in verschiedenen Technologien sein, wie z.B. extreme CMOS-Logik-Skalierung, fortschrittliches 3D-Packaging, neuartige Speicherelemente bis hin zu Si-Photonik. Diese verschiedenen Technologieforschungsaktivitäten wurden bisher separat durchgeführt, jede mit ihrer eigenen DTCO-Forschung und Roadmap.

Um uns auf den Übergang zur systemgesteuerten Skalierung vorzubereiten, haben wir unser Kernprogrammangebot umstrukturiert und alle DTCO-Aktivitäten in ein einziges Programm integriert, das die Optimierung von Technologien bis hin zu Schaltkreisen über alle Kerntechnologieprogramme hinweg untersuchen wird. Wir haben dieses DTCO-Programm durch ein STCO-Programm ergänzt, das die Verbindung zwischen der DTCO-Forschung und dem Systemanwendungsbereich sicherstellen wird. Das Ziel dieses STCO-Programms ist es, zukünftige Systembedürfnisse und Engpässe in einem Top-Down-Ansatz in Technologieanforderungen zu übersetzen. Wir werden auch die Möglichkeit untersuchen, neue Architekturen zu entwickeln, die einzigartige und neuartige technologische Fähigkeiten nutzen.“

„In jedem unserer Schlüsseltechnologieprogramme haben wir eigenständige Forschungsaktivitäten gestartet, die bereits ein gewisses Maß an Systembewertung erforderten.

Ein gutes Beispiel ist das Backside Power Delivery Network, das wir auf dem VLSI Symposium 2022 vorgestellt haben. Diese Arbeit war das Ergebnis der Zusammenarbeit von 3D-Programmaktivitäten und Logikaktivitäten, um eine Systemlösung für die Energieversorgung zu entwickeln. Die Rückseitentechnologie hat einen großen Einfluss auf die Roadmap für die Skalierung der Logik, da sie 3D-Technologien wie die Handhabung von Wafern und die Verarbeitung von Through-Silicon-Vias (TSV) erfordert. Um jedoch zu verstehen, warum und wie ein Backside-Stromversorgungsnetzwerk echte Vorteile für die Systemleistung bringen kann, muss man sein Verhalten in einer komplexeren Umgebung bewerten und tiefer in Systemkonfigurationen eintauchen. Bereits im Jahr 2021 berichteten Imec und Arm in IEEE Spectrum über die Vorteile eines rückseitigen Stromversorgungsnetzwerks mit vergrabenen Stromschienen auf Prozessordesign-Ebene.

Ein anderes Beispiel sind die neu entstehenden Speicher, von denen einige als Ersatz für On-Chip-SRAM vorgesehen sind. Eine solche Speicherlösung wird sich unweigerlich auf die Roadmap für die Skalierung der Logik auswirken und kann nur im Rahmen einer Systemsimulation bewertet werden. Ganz zu schweigen davon, dass einige dieser Speicher in 3D gestapelt sein könnten.

Sobald wir begannen, die Herausforderungen auf Systemebene für diese Beispiele anzugehen, wurde uns schnell klar, dass alle Technologielösungen für jedes Beispiel miteinander verwoben sind. Es wurde klar, dass die Technologieforschung in den Bereichen Logik, Speicher und 3D-Programme nicht länger in getrennten 'Silos' behandelt werden kann: Sie muss gleichzeitig erfolgen und von den Zielen der Systemanwendung gesteuert werden.

Das Gute daran ist, dass wir nicht bei Null anfangen, da wir bereits viele Forschungsaktivitäten haben, die aus einer Systemperspektive analysiert werden. Was wir jetzt brauchen, ist die Strukturierung dieser Aktivitäten in eine gemeinsame Vision und die Entwicklung einer Roadmap für sie.“

„Wir haben unseren Partnern kürzlich den Aufbau der neuen DTCO/STCO-Programmstruktur bekannt gegeben und eine Reihe von Ergebnissen für die nächsten sechs Monate fertiggestellt. Diese gliedern sich um drei wesentliche Skalierungswände für Systeme: die Speicher-/Bandbreitenwand (d.h. wie man Daten mit ausreichender Geschwindigkeit erhält, um die Logikkerne zu versorgen), die Energie-/Thermowand (d.h. wie man effizient mit der Energieversorgung und der Wärmeableitung umgeht) und die Dimensionsskalierungswand.

Natürlich müssen wir diesen Forschungsfahrplan mit unseren Partnern abstimmen und sicherstellen, dass wir an den richtigen Herausforderungen für die Branche arbeiten. Dies erfordert gründliche Erörterungen mit allen unseren Partnern, und diese haben bereits begonnen. Wir sehen eine große Begeisterung für diese Initiative, auch wenn die Beteiligten ebenso wie wir der Meinung sind, dass es sich um ein ehrgeiziges Programmziel handelt. Wir müssen unsere Aufgaben klug wählen, d.h. diejenigen, die für die Skalierung künftiger Systeme am wichtigsten sind, und gleichzeitig unsere einzigartigen technologischen Fähigkeiten nutzen.“

„Eine echte STCO-Forschung erfordert die Integration vieler Disziplinen, die sich jeweils mit sehr unterschiedlichen Maßstäben befassen und ihre Wissenschaft in verschiedenen Abstraktionsbereichen betreiben. Eine echte Herausforderung besteht darin, eine geeignete Abstraktionsebene von einer Domäne zur anderen zu schaffen, ohne dabei wichtige Informationen zu verlieren. Nur so können Informationen von oben nach unten und von unten nach oben weitergegeben werden, um eine vollständige Systemoptimierung durchzuführen.
Um dies richtig zu tun, brauchen Sie nicht nur das richtige Fachwissen in jedem Bereich, sondern diese Disziplinen müssen auch eng miteinander zusammenarbeiten. Imec verfügt über eine einzigartige Infrastruktur, in der die meisten dieser Disziplinen unter einem Dach vereint sind und eng zusammenarbeiten. Dies erleichtert den Austausch von Ideen, die reibungslose Weitergabe von Informationen und die Erweiterung des kritischen Blicks auf die Ergebnisse und Interpretationen. In allen Kernprogrammen spüre ich eine große Begeisterung für die Weiterentwicklung des STCO-Bereichs, da wir alle, egal aus welchem Bereich wir kommen, verstehen, dass die Zukunft der Halbleiterforschung durch einen STCO-Rahmen geprägt sein wird. Und Imec ist der richtige Ort, um eine solche Initiative zu starten.“

Ein Stromversorgungsnetzwerk soll die aktiven Bauteile auf dem Chip möglichst effizient mit Strom und Referenzspannung (VDD und VSS) versorgen. Traditionell wird es als ein Netzwerk aus niederohmigen Metalldrähten realisiert, das durch Back-End-of-Line (BEOL)-Verarbeitung auf der Vorderseite des Wafers hergestellt wird. Das Stromversorgungsnetz teilt sich diesen Platz mit dem Signalnetz, d.h. mit den Verbindungen, die für die Übertragung der Signale vorgesehen sind.

Um Strom vom Gehäuse zu den Transistoren zu leiten, durchqueren die Elektronen alle 15 bis 20 Schichten des BEOL-Stapels durch Metalldrähte und Durchkontaktierungen, die auf dem Weg zu den Transistoren immer schmaler werden (und damit mehr Widerstand aufweisen). Auf diesem Weg verlieren sie Energie, was zu einer Leistungsabgabe bzw. einem IR-Abfall bei der Leistungsabnahme führt. Wenn die Elektronen sich den Transistoren nähern, d. h. auf der Ebene der Standardzellen, landen sie in den Strom- und Masseschienen VDD und VSS, die in der Mint-Schicht der BEOL angeordnet sind. Diese Schienen nehmen den Platz an der Grenze und zwischen den einzelnen Standardzellen ein. Von hier aus werden sie über ein Middle-of-line-Verbindungsnetzwerk mit den Source- und Drain-Elektroden der einzelnen Transistoren verbunden.

Doch mit jeder neuen Technologiegeneration hat diese traditionelle BEOL-Architektur Schwierigkeiten, mit dem Skalierungspfad der Transistoren Schritt zu halten. Heute konkurrieren die "Power Interconnects" zunehmend um den Platz in dem komplexen BEOL-Netzwerk und beanspruchen mindestens 20 Prozent der Routing-Ressourcen. Außerdem nehmen die Stromversorgungs- und Masseschienen auf der Ebene der Standardzellen eine beträchtliche Fläche ein, was die weitere Skalierung der Standardzellenhöhe einschränkt. Auf Systemebene steigen die Leistungsdichte und der IR-Abfall drastisch an, was die Designer/innen vor die Herausforderung stellt, die 10 Prozent Marge einzuhalten, die für den Leistungsverlust zwischen dem Spannungsregler und den Transistoren zulässig sind.

Ein Backside-Power-Delivery-Netzwerk verspricht, diese Probleme zu lösen. Die Idee ist, das Stromversorgungsnetz vom Signalnetz zu entkoppeln, indem das gesamte Stromversorgungsnetz auf die Rückseite des Siliziumwafers verlegt wird, der heute nur als Träger dient. Von dort aus können die Standardzellen über breitere, weniger widerstandsfähige Metallleitungen direkt mit Strom versorgt werden, ohne dass die Elektronen den komplexen BEOL-Stapel durchlaufen müssen. Dieser Ansatz verspricht, den IR-Abfall zu verringern, die Stromversorgung zu verbessern, den Leitungsstau im BEOL zu reduzieren und bei richtiger Auslegung eine weitere Skalierung der Standardzellenhöhe zu ermöglichen. (na)

Der Beitrag beruht auf Material des Imec.