FPGAs: Das ermöglichen Innovationen bei Siliziumprozessen

Große und teure FPGAs sind für hohe Leistung optimiert, nicht für geringen Energieverbrauch. Es gibt jedoch FPGAs, die die unteren und mittleren Marktsegmente bedienen und mit ihrer schlanken Hardwarearchitektur und einer für Embedded-Anwendungen gerade ausreichenden Anzahl an Logikelementen (LE) äußerst energieeffizient sind. Diese FPGAs, die die unteren und mittleren Marktsegmente bedienen, bieten deterministische Fähigkeiten bei der Ausführung und unterstützen Parallelverarbeitung. Damit sind sie ideal für Funktionen wie Datenkonvertierung und Bridging, ständig aktive Sensor-Hubs sowie künstliche Intelligenz (KI) und Inferenz beim Maschinenlernen an der Edge.

Wie also kann ein Entwicklungsingenieur ein FPGA im unteren oder mittleren Segment für ein Entwicklungsprojekt auswählen, bei dem ein geringer Energieverbrauch ein äußerst wichtiger Erfolgsfaktor ist?

Wie wir sehen werden, ist dies ein Fall, in dem es sich auszahlt, über das Produktdatenblatt hinauszuschauen und die Siliziumarchitektur zu verstehen, auf der jedes FPGA aufgebaut ist.

Die Elemente des Energieverbrauchs in einem FPGA

Die Anforderung, die Leistungseffizienz in Elektronikentwicklungen zu erhöhen, besteht nicht nur bei batteriegespeisten Geräten. Ein Betrieb mit niedrigem Energieverbrauch und der dadurch geringeren Verlustwärme hat in jedem Elektroniksystem eine Reihe von Vorteilen:

• Er vergrößert den thermischen Headroom für die Hauptkomponenten zur Verarbeitung, um mit größerer Geschwindigkeit zu arbeiten, und so die Rechenleistung des Systems zu erhöhen.
• Höhere Zuverlässigkeit – es gibt eine direkte Beziehung zwischen der Sperrschichttemperatur der auf einem Board montierten Bauteile und ihrer MTTF. Ein effizienteres FPGA, das kühler arbeitet, reduziert die Temperatur im Inneren des Gehäuses für jedes Bauteil.
• Kleinere und leichtere Geräte – ein effizienteres System erzeugt weniger Verlustwärme und erfordert weniger Kühlung. Wenn ein Schaltkreis ohne Lüfter oder Kühlkörper mit höchster Geschwindigkeit arbeiten kann, kann der Entwickler ein kleineres Gehäuse verwenden.
• Niedrigere Systemkosten durch die Reduzierung oder den Wegfall von Komponenten wie Kühlkörper oder Lüfter sowie den Einsatz eines weniger leistungsfähigen Netzteils und einfacherer Leiterplatten.

Ein FPGA im unteren oder mittleren Segment übernimmt in vielen Fällen die wichtigsten Funktionen des Systems. Dadurch hat sein Energieverbrauch wahrscheinlich den größten Anteil am gesamten Energieverbrauch. Daher ist es wichtig, zu verstehen, wie ein FPGA Energie verbraucht. Der Energieverbrauch eines FPGAs besteht aus zwei Komponenten: einer statischen und einer dynamischen.

Statische Leistung ist die Leistung, die das FPGA aufnimmt, wenn es eingeschaltet ist, aber keine Operationen ausführt. Diese Leistungsaufnahme wird durch Leckströme in den Transistoren und anderen Elementen des FPGAs verursacht. Die statische Leistungsaufnahme ist relativ konstant und ändert sich nur wenig, wenn das FPGA mit voller Geschwindigkeit arbeitet oder in Bereitschaft ist. Die statische Leistungsaufnahme hängt direkt von der Anzahl der Logikelemente, der Versorgungsspannung und der Temperatur des Chips ab. Zudem wird sie auch stark durch die Charakteristika der Silizium-Prozesstechnologie, mit der das FPGA hergestellt wird, beeinflusst.

Dynamische Leistung ist die Leistung, die das FPGA aufnimmt, wenn es aktiv Operationen ausführt. Diese Leistungsaufnahme wird durch das Schalten interner Kapazitäten im FPGA verursacht. Die dynamische Leistungsaufnahme ist proportional zur Schaltaktivität des FPGAs. Je häufiger die internen Kapazitäten umgeschaltet werden, desto mehr dynamische Leistung wird aufgenommen.

Der gesamte Energieverbrauch eines FPGAs ist die Summe seiner statischen und seiner dynamischen Leistungsaufnahme.

Die dynamische Leistungsaufnahme kann vom Systementwickler in großem Umfang beeinflusst werden. Techniken wir Clock Gating, das unnötigen Energieverbrauch bei nicht genutzten Zweigen des Clock Trees vermeidet, und eine Syntheseoption für die Implementierung des RAMs, die RAM-Blöcke auf die Adressbreite aufteilt, können bei jedem FPGA-Typ eingesetzt werden.

Die statische Leistungsaufnahme lässt sich nicht in der gleichen Weise beeinflussen, obwohl der Entwickler über die Wahl der FPGA-Konfiguration einen gewissen Einfluss hat. So ist bei der Auswahl der Komponente die Anzahl der LE ein wichtiger Faktor. Es gilt, einen Kompromiss zwischen der Dichte und der statischen Leistungsaufnahme zu finden. Ein Teil mit mehr LE bietet mehr Funktionen, dies jedoch auf Kosten einer höheren statischen Leistungsaufnahme.

Die Silizium-Prozesstechnologie des ausgewählten FPGAs hat auch einen hohen Einfluss auf die statische Leistungsaufnahme. Diese ist bei jedem FPGA-Hersteller unterschiedlich. Im unteren und mittleren Segment des FPGA-Markts sind Lattice Semiconductor und Microchip die prominentesten Hersteller. Beide Unternehmen haben große, aber unterschiedliche Anstrengungen unternommen, um Herstellungsprozesse zu entwickeln, die die statische Leistungsaufnahme im Vergleich zu der von Intel und Xilinx eingesetzten herkömmlichen SRAM-basierten FPGA-Technologie erheblich verringern.

Ein Vergleich der energiesparenden Siliziumtechnologien bei FPGAs

Microchip hält mit seiner umfangreichen FPGA-Familie PolarFire eine Position im mittleren Marktbereich. Die SoC-Serie PolarFire enthält neben den programmierbaren LE eine festverdrahtete RISC-V-CPU. Dieser Aufbau unterscheidet sich grundsätzlich von einem herkömmlichen SRAM-basierten FPGA. Bei einem FPGA von Microchip bestehen die programmierbaren Zellen aus einer nicht-flüchtigen Speichertechnologie ähnlich dem Flash-Speicher (Bild 1).

Im Gegensatz zu SRAM-basierten FPGAs ist diese nicht-flüchtige Zellentechnologie bereits beim Einschalten aktiv. Das verkürzt die Zeit zum Booten des Systems. Außerdem erlaubt sie Energieeinsparungen zwischen 30 und 50 Prozent gegenüber typischen SRAM-basierten FPGA.

Der Vorteil des Einsatzes nicht-flüchtiger Zellen ist mit der Einführung der Microchip-FPGA-Technologie der neusten Generation noch ausgebaut worden (Bild 2). Der SONOS-Prozess (Silizium-Oxid-Nitrid-Oxid-Silizium) wird im recht fortschrittlichen 28-nm-Prozess gefertigt und bietet Kosten- und Leistungsvorteile gegenüber dem 65-nm-Node, mit dem Microchips frühere Floating-Gate-Technologie produziert wurde.

Die Konfiguration der SONOS-Zelle ermöglicht vom Aufbau her einen besonders geringen Energieverbrauch. Zwei programmierbare Konfigurationen steuern den Datensignalweg des FPGAs. Im Stack-Leakage-Pfad ist eines der beiden nicht-flüchtigen Elemente immer in einen sehr tiefen Ausschaltzustand programmiert. Wenn der Datenpfad aktiv ist, ist das nicht-flüchtige Element des N-Kanals im Aus-Zustand und seine Spannung wird ca. 0,5 V oberhalb einer normalen Transistorspannung angehoben. Dadurch sinkt der Leckstrom auf einen vernachlässigbaren Wert – sehr viel geringer als bei einem gewöhnlichen CMOS-Transistor-Stack.

Der Switch-Leakage-Pfad bei deaktiviertem Datenpfad ist der Leckstrom über einen Schalter im Aus-Zustand. Der Schalter ist eine Hochspannungskomponente und ist dafür optimiert worden, einen sehr viel geringeren Leckstrom als ein normaler Transistor aufzunehmen.

Die nicht-flüchtige SONOS-Zelle behält Ihren Status auch nach dem Ausschalten der Spannungsversorgung. Dadurch kann das FPGA den Normalbetrieb ohne Neukonfiguration wiederaufnehmen.

Microchip schätzt die gesamte statische Leistungsaufnahme ihrer PolarFire FPGAs auf nur zehn Prozent im Vergleich zu SRAM-basierten FPGAs.

Die nicht-flüchtige Technik bei der FPGA-Produktion ist eine Spezialität von Microchip. Aber auch der andere Hauptakteur im unteren Bereich des FPGA-Markts, Lattice, hat eine neue Prozesstechnologie eingeführt, die für eine niedrige statische Leistungsaufnahme sorgt.

Die FPGAs der Lattice-Nexus-Plattform arbeiten mit einer von Samsung entwickelten FD-SOI-Technologie (Fully Depleted Silicon-On-Insulator), ähnlich dem Bulk-CMOS-Prozess, der bei der Herstellung der meisten Halbleiter eingesetzt wird. Lattice nutzt im Unterschied zu Microchip eine flüchtige SRAM-Technologie. Ein Bitstream in einem internen oder externen Konfigurationsspeicher programmiert das FPGA bei jeder Einschaltsequenz.

Der Einsatz der FD-SOI-Technologie verringert erheblich den Leckstrom der SRAM-Zelle im Vergleich zur herkömmlichen SRAM-Bulk-Prozesstechnologie. Bei ihm erzeugt eine sehr dünne eingebettete Oxidschicht einen sehr schmalen und effizienten Kanal. Bei diesem Kanal sind die parasitäre Kapazität und der Leckstrom sehr gering (Bild 3). Außerdem liegt die Soft-Error-Rate dieser Zelle typisch um das etwa 100-fache niedriger als bei Bulk-Silizium-SRAM-Bauteilen, da der für Partikeleinschläge anfällige Bereich (in Bild 3 orange gefärbt) sehr viel kleiner ist.

Ein weiterer Vorteil der FD-SOI-Technologie ist der Umfang, in dem das Bauteil über den Body Bias für niedrige Leistungsaufnahme oder hohe Leistung beeinflusst werden kann. Über einen Bulk-Widerstand auf dem Transistor kann der Entwickler die Stärke des Transistors im Betrieb steuern. Die Steuerung des Body Bias – er ist über die Lattice-Entwicklungsumgebung programmierbar – erlaubt, je nach den leistungsmäßigen und thermischen Vorgaben der Anwendung, die Auswahl eines Hochleistungsmodus oder eines Modus mit geringem Energieverbrauch.

Lattice schätzt, dass auf der Nexus-FD-SOI-Plattform hergestellte FPGA einen bis zu 75 Prozent niedrigeren Energieverbrauch als vergleichbare FPGAs haben.

Wie berücksichtigt man die statische Leistungsaufnahme bei der Auswahl eines FPGAs?

Der Einfluss der Prozesstechnologie bei der Auswahl des FPGAs muss im Zusammenhang gesehen werden. Die Leistungsaufnahme ist nur Teil der klassischen Kompromisse zum Energieverbrauch, der Leistung, der Fläche und der Kosten (PPAC) bei der Elektronikentwicklung, und die statische Leistungsaufnahme ist nur ein Element in der Energiebilanz. Die dynamische Leistungsaufnahme hat einen höheren Anteil am gesamten Energieverbrauch als die statische Leistungsaufnahme.

Nichtsdestoweniger erlauben die Innovationen von Microchip und Lattice beim Herstellungsprozess von FPGAs erhebliche Einsparungen bei der statischen Leistungsaufnahme und erhöhen die Attraktivität von FPGAs aus dem unteren und mittleren Segment beim Einsatz in KI-basierten und vielen anderen Anwendungen. (neu)