Outer Wall Forksheet treibt Logikskalierung bis A10 voran

Im Jahr 2017 stellte imec das Forksheet als skalierbare Bausteinarchitektur vor, um die auf Gate-All-Around (GAA)-Nanosheets basierende Logik-Roadmap auf möglichst reibungslose Weise zu erweitern. Bedenken hinsichtlich der Produktionsfähigkeit führten zu einer verbesserten Forksheet-Architektur: dem Outer Wall Forksheet. Auf der VLSI 2025 zeigte imec Simulationen, die die Vorteile des Outer Wall Forksheet gegenüber dem früheren Inner Wall-Design hervorhoben: einfachere Herstellung, überlegene Gate-Steuerung, verbundene n-p-Gates und die Möglichkeit, eine vollständige Channel-Spannung zu erreichen. Die Outer Wall Forksheet-Architektur ist eine attraktive Option für die Industrie, um die Nanosheet-Ära auf den A10-Knoten auszudehnen, in Vorbereitung auf die Massenproduktion von CFET.

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Nicole Ahner

Die kurzfristige Roadmap für die Logiktechnologie: drei Generationen der GAA-Nanosheet-Technologie

Führende Foundries und IDMs streben die Massenproduktion von 2-nm-Technologieknoten (oder Äquivalenten) an, bei denen Gate-All-Around (GAA)-Nanosheet-Transistoren eine zentrale Rolle spielen. Die GAA-Nanosheet-Bauelementarchitektur wurde als Nachfolger der FinFET-Technologie eingeführt, um eine weitere Verkleinerung von SRAM- und Logik-Standardzellen zu ermöglichen.

Das Hauptmerkmal des GAA-Nanosheet-Bauelements ist die vertikale Stapelung von zwei oder mehr nanosheetförmigen Leitungskanälen, wobei ein Stapel für p- und ein Stapel für n-Steine in einer logischen Standardzelle enthalten sind. Diese Konfiguration ermöglicht es Designern, die Höhe der logischen Standardzelle weiter zu verringern, die als Anzahl der Metallleitungen (oder Spuren) pro Zelle multipliziert mit dem Metal Pitch definiert ist. Designer können sich auch dafür entscheiden, die Kanäle breiter zu gestalten und so die Zellenhöhe gegen einen größeren Antriebsstrom einzutauschen. Neben der Flächenskalierung bieten GAA-Nanosheet-Transistoren einen weiteren Vorteil gegenüber FinFETs: Das Gate umgibt die Leitungskanäle auf allen Seiten und verbessert so die Gate-Steuerung über den Kanal, selbst bei kurzen Kanallängen (Bild 1).

Die GAA-Nanosheet-Technologie wird voraussichtlich mindestens drei Technologiegenerationen lang Bestand haben, bevor die Chiphersteller zur komplementären FET-Technologie (oder CFET-Technologie) übergehen.

Aufgrund seiner vertikal gestapelten nMOS-pMOS-Struktur ist die Integrationskomplexität des CFET deutlich höher als die herkömmlicher Nanosheet-Bauelemente. Dies macht laut der Roadmap von imec eine Massenproduktion von CFET erst ab dem A7-Knoten möglich. Das bedeutet, dass die Ära der GAA-Nanosheet-Technologie mindestens bis zum A10-Technologieknoten verlängert werden muss, wo die Zellhöhen voraussichtlich nur noch 90 nm betragen werden. Die Verkleinerung von Standardzellen auf GAA-Nanosheet-Basis ohne Leistungseinbußen ist jedoch eine Herausforderung.

Hier könnte die Forksheet-Architektur für Abhilfe sorgen, eine nicht disruptive Technologie mit höherem Skalierungspotenzial als die herkömmliche GAA-Nanosheet-Technologie.

Fork Sheet: Skalierungsbooster zur Erweiterung der GAA-Nanosheet-„Familie“ auf A10

Im Jahr 2017 führte imec die Forksheet-Gerätearchitektur ein, zunächst als Skalierungsverstärker für SRAM-Zellen (Bild 2) und später als Skalierungsverstärker für logische Standardzellen (Bild 3). Das Besondere an der ersten Implementierung ist eine dielektrische Wand, die vor der Gate-Strukturierung zwischen nMOS- und pMOS-Geräten angebracht wird. Da diese Wand in der Mitte einer logischen Standardzelle platziert ist, wird die Architektur als „Inner Wall” Forksheet bezeichnet. Die Wand isoliert den p-Gate-Graben physisch vom n-Gate-Graben und ermöglicht so einen viel engeren Abstand zwischen n und p als dies mit FinFET- oder Nano-Sheet-Bausteinen möglich ist. Dies ermöglicht eine weitere Skalierung der Zellfläche (bis zu 90 nm Zellhöhe) bei gleichzeitiger Leistungssteigerung. In dieser „Inner Wall”-Konfiguration werden die Sheets durch eine Tri-Gate-Gabelstruktur gesteuert, der der Baustein seinen Namen verdankt.

Auf der VLSI 2021 demonstrierte imec die Herstellbarkeit des 300-mm-Innerwall-Forksheet-Prozessablaufs (Bild 4). Die elektrische Charakterisierung des voll funktionsfähigen Bausteins bestätigte, dass Forksheet die vielversprechendste Bausteinarchitektur ist, um die Skalierungsroadmaps für Logik- und SRAM-Nanosheets auf den A10-Knoten auszuweiten. Da der Integrationsablauf einen Großteil der Produktionsschritte für Nanosheets wiederverwendet, kann die technologische Entwicklung von Nanosheet zu Forksheet als nicht disruptiv angesehen werden.

Die Herstellbarkeit der Inner Wall Forksheet Architektur wird hinterfragt

Trotz erfolgreicher Hardware-Demonstrationen blieben einige Bedenken hinsichtlich der Herstellbarkeit bestehen, was imec dazu veranlasste, seine ursprüngliche Forksheet-Architektur zu überdenken und zu verbessern. Die größte Herausforderung besteht in der Herstellbarkeit der Innenwand selbst. Um eine logische Standardzellenhöhe von 90 nm zu erreichen, muss die dielektrische Wand extrem dünn sein, im Bereich von 8-10 nm. Da die Wand jedoch zu einem frühen Zeitpunkt im Prozessablauf des Bauelements hergestellt wird, ist sie allen nachfolgenden Front-End-of-Line (FEOL)-Ätzschritten ausgesetzt, die die Wand weiter ausdünnen können, was erhebliche Anforderungen an die Wahl des Materials stellt, aus dem die Wand hergestellt wird. Um entweder n- oder p-spezifische Prozessschritte zu ermöglichen (z. B. p/n-Source/Drain-Epi), muss eine spezielle Maske präzise auf der dünnen dielektrischen Wand aufliegen, was eine Herausforderung für die Ausrichtung der p/n-Maske darstellt.

Darüber hinaus haben 90 % der Bausteine in der Praxis ein gemeinsames Gate für die n- und p-Kanäle. In Standardzellen mit Inner Wall Forksheet Bausteinen behindert die dielektrische Wand ein solches p-n-verbundenes Gate. Es sei denn, das Gate wird höher gemacht, um die Wand zu überqueren, was wiederum die parasitäre Kapazität erhöht.

Schließlich sind die Chiphersteller besorgt über die Tri-Gate-Architektur, bei der das Gate die Kanäle nur auf drei Seiten umgibt. Im Vergleich zu GAA-Strukturen läuft das Gate Gefahr, die Kontrolle über den Kanal zu verlieren, insbesondere bei kurzen Kanallängen.

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Die Outer Wall Forksheet: eine dielektrische Wand an der Zellgrenze

Auf dem 2025 Symposium on VLSI Technology and Circuits (VLSI 2025) präsentierten Forscher des imec eine neuartige Forksheet-Bauelement-Architektur, die sie ‚outer wall‘ forksheet nannten (Bild 5). Mit Hilfe von TCAD-Simulationen haben sie gezeigt, wie dieses „outer wall forksheet“ das bisherige Design verbessert, indem es eine geringere Prozesskomplexität und eine bessere Leistung bei gleichzeitiger Skalierbarkeit der Fläche bietet.

Das Outer-Wall-Forksheet platziert die dielektrische Wand an der Grenze der Standardzelle und verwandelt sie in eine p-p- oder n-n-Wand. Dadurch kann jede Wand mit der benachbarten Standardzelle geteilt und dicker gemacht werden (bis etwa 15 nm), ohne die Zellhöhe von 90 nm zu beeinträchtigen.

Ein weiteres Unterscheidungsmerkmal ist der Ansatz der Wall-Last-Integration. Der gesamte Prozessfluss beginnt mit der Bildung eines breiten Si/SiGe-Stapels - ein Schritt, der in jeder GAA-Technologie wiederkehrt. Die Si-Schichten dieses Stapels bilden die nanosheetförmigen Leitungskanäle, nachdem das SiGe während des Nanosheet-Channel-Release-Schritts weggeätzt worden ist. Die dielektrische Wand wird diesen Stapel schließlich in zwei Teile teilen, wobei zwei FETs ähnlicher Polarität an den gegenüberliegenden Seiten der Wand enden. Die Wand selbst wird gegen Ende des Integrationsablaufs prozessiert, d. h. nach der Freisetzung des Nanosheet-Kanals, der Source/Drain-Rückätzung und dem Source/Drain-Epi-Wachstum. Ein RMG-Schritt (Replacement-Metal-Gate) schließt den Integrationsfluss ab.

Fünf wesentliche Verbesserungen des Outer-Wall-Fork-Sheets gegenüber dem Inner-Wall-Design

Inner- und Outer-Wall-Forksheets haben zwei wesentliche Vorzüge gegenüber GAA-Nanosheet-Bauteilen. In Bezug auf die Flächenskalierung sind beide in der Lage, am A10-Knoten eine logische Standard-Zellhöhe von 90 nm zu erreichen, was mit der Zellhöhe von 115 nm in der A14- Nanosheet-Technologie vergleichsweise günstig ist. Ein zweiter Vorteil ist die geringere parasitäre Kapazität: Die beiden FETs auf gegenüberliegenden Seiten der Wand (entweder n und p im Falle der Innenwand oder n und n bzw. p und p im Falle der Außenwand) können viel näher beieinander liegen als in einer skalierten Zelle auf Nanosheet-Basis, ohne ein Kapazitätsproblem zu verursachen.

Darüber hinaus verspricht das Outer Wall Fork Sheet, die Inner Wall-Konstruktion in fünf wichtigen Eigenschaften zu toppen.

Erstens bleiben der dielektrischen Wand aufgrund des Ansatzes der Wall-Last-Integration mehrere aggressive FEOL-Schritte erspart. Daher kann sie aus herkömmlichem Siliziumdioxid hergestellt werden. Während des „Wall-Last“-Prozesses wird die Wand durch Grabenbildung in dem breiten Si/SiGe-Stapel und die dielektrische SiO₂-Füllung gebildet.

Zweitens: Da die Wand an der Zellgrenze platziert ist, kann ihre Breite auf etwa 15 nm reduziert werden, was zu einer Vereinfachung des Prozesses führt.

Drittens können die Gates der n- und p- Elemente innerhalb einer Standardzelle nun einfach verbunden werden, ohne die dielektrische Wand zu überbrücken.

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Dr. Martin Large

Viertens wird erwartet, dass das Outer-Wall- Forksheet eine bessere Gate-Kontrolle bietet als ein Inner-Wall-Bauelement, was mit der Möglichkeit zusammenhängt, ein W-Gate anstelle einer Tri-Gate-Gabelstruktur zu bilden. Die breitere dielektrische Wand ermöglicht es, die Wand während des abschließenden RMG-Schrittes um einige Nanometer zurück zu ätzen. Dadurch kann sich das Gate teilweise um die vierte Flanke des Kanals legen, was zu einem W-förmigen Gate mit besserer Kontrolle über den Kanal führt. Anhand von TCAD-Simulationen fanden die Forscher von imec heraus, dass das Wegätzen von 5 nm der dielektrischen Wand am günstigsten war und den Treiberstrom um ca. 25 Prozent steigerte.

Der fünfte Aspekt steht im Zusammenhang mit dem Potenzial des Forksheet-Integrationsflusses, volle Kanaldehnung zu bieten, eine zusätzliche Leistungssteigerung, die dem Treiberstrom zugute kommt. Im Allgemeinen kann die volle Kanaldehnung durch die Implementierung von Source/Drain-Stressoren erreicht werden. Diese Methode hat sich bei (p-Typ) FinFETs als sehr effektiv erwiesen, ist aber bei GAA- Nanosheet- und Inner-Wall-Forksheet-Bauelementen schwierig zu erreichen. Die Idee besteht darin, Ge-Atome in den Source/Drain-Bereich einzubringen. Da die Ge-Atome größer sind als die Si-Atome, bewirken sie eine Druckspannung im Si-Kanal, wodurch die Mobilität der Ladungsträger erhöht wird.

Der Grund dafür, dass die Source/Drain-Stressoren in Outer-Wall-Fork-Sheet-Bauelementen voll wirksam werden können, liegt im Wall-Last-Ansatz. Vor der Herstellung der Wand bedeckt eine Hartmaske den mittleren Teil des breiten Si/SiGe-Stapels, den Teil, der später die Wand bildet (Bild 6). Das „Si-Rückgrat“ unter dieser Hartmaske kann nun während des Source-/Drain-Epiwachstums als Impfkristall dienen, der als Si-„Schablone“ fungiert, die sich von einem Gate-Kanal zum nächsten fortsetzt. Dies ist vergleichbar mit dem Si-Subfin in der FinFET-Technologie: Stellen Sie sich vor, Sie drehen das Source/Drain-Epi-Modul um 90° (Bild 7). Ohne eine solche Si-Kristallschablone würden sich an den Source/Drain-Epi-Grenzflächen vertikale Defekte bilden, die die in den Si-Kanälen gebildete Druckspannung aufheben würden.

Outer wall forksheet in SRAM- und Ringoszillator-Designs: ein PPA-Benchmark

Abschließend führte imec eine Benchmark-Studie durch, um die Vorteile der Outer-Wall-Forksheets in Bezug auf Leistung und Fläche (PPA) zu quantifizieren.

Der Flächenvorteil gegenüber Nanosheet-Architekturen wird deutlich, wenn man die Flächen des A10 Outer Wall Forksheets und der A14 Nanosheet-basierten SRAM-Bitzellen vergleicht. Die Layouts zeigen eine 22-prozentige Flächenreduzierung für Outer-Wall-Forksheet-basierte SRAM-Zellen, die sich aus der Reduzierung der p-p- und n-n-Abstände ergibt, die zusätzlich zu einem skalierten Gate-Pitch hinzukommen.

Eine weitere wichtige Kennzahl für die Leistungsbewertung ist die simulierte Frequenz eines Ringoszillators, ausgedrückt als das Verhältnis zwischen dem effektiven Treiberstrom und der effektiven Kapazität (Ieff/Ceff). Die Simulationen zeigen, dass für den A10-Knoten ein Outer-Wall-Forksheet erforderlich ist, um mit den Frequenzmetriken der früheren A14- und 2-nm-Knoten gleichzuziehen, vorausgesetzt, dass in all diesen Bauelementstrukturen voller Kanalstress möglich ist. Die Implementierung von vollem Kanalstress in Nanosheet- (2 nm und A14) und Inner-Wall-Forksheet-Bauelementen hat sich als schwierig erwiesen, da das Fehlen dieses Stresses zu einem geschätzten Verlust von 33 Prozent des Treiberstroms führt. Die Fähigkeit, wirksame Source/Drain-Stressoren in Outer Wall Forksheet-Bauelementen zu implementieren, dürfte daher einen weiteren Leistungsvorteil bei Ringoszillator-Designs bringen (Bild 8).

Ausblick und Fazit

Die Forksheet- Bausteinarchitektur wurde von imec eingeführt, um die Roadmap der Nanosheet-basierten Logiktechnologie bis zum A10-Technologieknoten zu erweitern, in Erwartung der Serienreife von CFET. Probleme mit der Herstellbarkeit veranlassten imec, das ursprüngliche Inner Wall Forksheet-Design aufzugeben und eine „verbesserte“ Version zu entwickeln: das Outer Wall Forksheet. Im Vergleich zum Inner Wall Forksheet gewährleistet das neue Design eine verbesserte Fertigungsmöglichkeit bei gleichzeitiger Steigerung der Leistung und Beibehaltung der Flächenskalierung.

Derzeit untersucht imec die Kompatibilität des Outer Wall Forksheet-Designs mit der CFET-Architektur und inwieweit CFET von diesem innovativen Skalierungsbooster in der PPA profitieren kann. (na) 

This work has been enabled in part by the NanoIC pilot line. The acquisition and operation are jointly funded by the Chips Joint Undertaking, through the European Union’s Digital Europe (101183266) and Horizon Europe programs (101183277), as well as by the participating states Belgium (Flanders), France, Germany, Finland, Ireland and Romania. For more information, visit nanoic-project.eu.