Direktes RF Sampling für präzises Radar-Beamforming

Bei frühen Antennen-Arrays dienten mechanische Vorrichtungen dazu, die Antenne so zu drehen, dass sie in die gewünschte Richtung abstrahlten. Mithilfe der Phased-Array-Technik dagegen kann der Strahl auf elektronischem Weg gelenkt werden, indem die einzelnen Antennenelemente mit einem definierten Phasenversatz angesteuert werden. In einem rein digitalen Beamforming-System werden die Hochfrequenz-Signale eines jeden Antennenelements direkt von einem A/D-Wandler (ADC) und einem D/A-Wandler (DAC) digitalisiert. Diese ADCs und DACs sind in der Regel durch hohe Abtastraten und nutzbare analoge Bandbreiten bis zu einigen Gigahertz gekennzeichnet, was eine direkte Digitalisierung im L-, S-, C-, X- und Ku-Band zulässt. 

Wird der gesamte Bereich mit einem einzigen Strahl abgetastet, so reduziert sich zwangsläufig die Abtastrate. Mithilfe eines digitalen Ansatzes auf der Element-Ebene wird eine höhere Abtastrate erzielt, ebenso wie durch die Verwendung mehrerer Strahlen im interessierenden Bereich. In jedem dieser Teil-Arrays lassen sich die Verstärkung und die Phasenlage jedes Elements einzeln bestimmen. Im Unterschied zur hybriden oder analogen Beamforming-Technik erfolgt die Digitalisierung für jedes Antennenelement hier mit einem bestimmten Kanal eines schnellen Datenwandlers. Heutige High-Speed-Wandler enthaltenen mehrere integrierte ADCs und DACs und warten deshalb mit einer höheren Kanaldichte auf.

Phasenstabile Radar-Kalibrierung mit High-Speed-Datenwandlern

Technische Fortschritte bei den High-Speed-Datenwandlern (HSx) haben dafür gesorgt, dass ein großer Teil der digitalen Signalverarbeitung in einer einzigen integrierten Schaltung (IC) zusammengefasst werden kann, was wiederum den Ressourcenbedarf und den Stromverbrauch des im Subarray-Modul verwendeten FPGA (Field-Programmable Gate Array) entsprechend reduziert. DSP-Komponenten wie etwa Dezimations- und Interpolationsblöcke gestatten die Verwendung niedriger Basisband-Abtastraten (vom zweistelligen Megahertz-Bereich bis zu einigen Gigahertz), während die finale Abtastrate hoch ist (einige Gigahertz), sodass das FPGA mit niedrigeren Abtastraten arbeiten kann. Integrierte NCOs (Numerically Controlled Oscillators) machen es möglich, die Auf- und Abwärtswandlung im IC selbst vorzunehmen. Die Verwendung solcher ICs bürgt für gute Rauscheigenschaften und vereinfacht die HF-Signalkette, da es nicht mehr nötig ist, mehrere Auf- und Abwärtswandlerstufen zu verwenden. 

Lidar-Technik verbessert Navigation autonomer Roboter

Wie hilft Lidar-Technik bei der Roboternavigation? Gesteigerte Präzision, schnellere Reaktionen und höhere Sicherheit im Einsatz.

Rachel Scheller

Da es bei großen, rein digital implementierten Phased-Array-Strukturen auf die Phasenbeziehungen zwischen allen Kanälen ankommt, ist das gesamte Radarsystem darauf angewiesen, dass bei der Kalibrierung ein definierter Phasenversatz zwischen den Kanälen eingestellt wird, obwohl die HF-Kanäle ihren Ursprung in verschiedenen High-Speed-Wandler-ICs haben, die sich außerdem auf verschiedenen Leiterplatten befinden. Nachfolgend wird eine einfachere Systemkalibrierungs-Methode beschrieben, bei der eine definierte Phasenbeziehung zwischen den Kanälen mehrerer Bausteine des Typs AD9081 herbeigeführt wird, sodass eine Wertetabelle (Look-Up Table, LUT) mit den vorkalibrierten Phasenwerten befüllt werden kann. Der Grad an Reproduzierbarkeit wurde mit Oszilloskop basierten Statistiken nachgewiesen (siehe die folgenden Abschnitte).

Takterzeugung, -verteilung und -synchronisation in Radarsystemen

Radarsysteme, in denen es auf die Synchronisation ankommt, sind auf die Güte der Taktsignal-Synchronisation angewiesen. Außerdem müssen sich sämtliche Leiterplatten auf ein und dieselbe Referenzquelle beziehen. Damit dies gelingt, muss ein Taktbaum synthetisiert werden. Im vorliegenden Fall wurde der HMC7044 auf AD9081 Evaluation Boards verwendet und das ebenfalls mit dem HMC7044 bestückte AD-SYNCHRONA14-EBZ genutzt. 

Der HMC7044 ist ein Takterzeugungs- und -verteilungs-IC, dessen Architektur auf zwei PLL-Stufen (Phased-Locked Loops) basiert. Die erste, als Jitter Cleaner fungierende PLL-Stufe (PLL1) ermöglicht es, eine verrauschte Referenz an einem rauschärmeren VCXO (Voltage-Controlled Crystal Oscillator) auf den einzelnen Boards auszurichten. Bei der hier beschriebenen Implementierung verteilt das AD-SYNCHRONA14-EBZ die Referenztakte an die AD9081 Evaluation Boards. Das Schleifenfilter von PLL1 ist normalerweise sehr schmalbandig, sodass das Taktrauschen bei geringeren Phasenversätzen vom rauschärmeren VCXO auf der jeweiligen Leiterplatte dominiert wird. Bild 1 zeigt die Architektur des HMC7044.

Der für 14 Ausgangssignale ausgelegte HMC7044 kann zum Verteilen der Taktsignale an die breitbandigen Digitalisierer sowie an das notwendige FPGA und die Systemreferenzen (SYSREFs) genutzt werden. Die Tatsache, dass die Signalverzögerung für jeden der 14 Ausgänge einzeln einstellbar ist, hilft beim Synchronisieren der Takte durch Kompensation etwaiger Phasendifferenzen infolge unterschiedlich langer Leiterbahnen. Die Synchronisation dieser 14 Ausgänge lässt sich mit einem SPI-basierten Reseed-Befehl herbeiführen. Da es hier aber um das Synchronisieren mehrerer solcher ICs geht, wird der SYNC-Pin genutzt, um einen koordinierten Synchronisationsimpuls an die HMC7044-Bausteine zu schicken. Bei erfolgreicher Entgegennahme dieses Impulses sollten die Ausgänge der verschiedenen Taktverteilungs-ICs zueinander ausgerichtet sein. Der Aufbau des Taktbaums mit den AD9081 Evaluation Boards und dem AD-SYNCHRONA14-EBZ wird im zweiten Teil dieser Artikelserie beschrieben. 

Radar-Wellenformen erzeugen, messen und auswerten

Für die Auswertung komplexer Radarwellenformen wie auch fürs Beamforming in Antennen-Arrays sind vermehrt High-End DSPs und direkte Signalsynthese (DDS, Direct Digital Synthesis) erforderlich. Rohde & Schwarz stellt Geräte vor, um die Radar-Sinale zu erzeugen, zu messen und auszuwerten.

Architekturen und Synchronisation breitbandiger Digitalisierer

Die hier beschriebene Methode soll für einen reproduzierbaren Phasenversatz zwischen mehreren High-Speed Digitalisierern des Typs AD9081 sorgen. Wie Bild 2 zeigt, wurde in die Digitizer ein enormer Umfang an digitalen Signalverarbeitungsfunktionen integriert. Die enthaltenen ADCs und DACs kommen auf maximale Abtastraten von 4 GSPS bzw. 12 GSPS. Entlang des Empfangswegs sind zudem programmierbare Filter (PFILT) angeordnet, die sich anwenderseitig mit individuellen Koeffizienten so programmieren lassen, dass ein digitales FIR-Filter (Finite Impulse Response) implementiert wird. Die digitalen Auf- und Abwärtswandler (Digital Upconverters, DUCs bzw. Digital Downconverters, DDCs) helfen beim Dividieren bzw. Multiplizieren der Datenraten auf dem Weg zum FPGA bzw. in Gegenrichtung. Auch die zur Frequenzumsetzung dienenden NCOs sind in den DDC- und DUC-Blöcken enthalten. 

Die hier beschriebene Methode soll für einen reproduzierbaren Phasenversatz zwischen mehreren High-Speed Digitalisierern des Typs AD9081 sorgen. Wie Bild 2 zeigt, wurde in die Digitizer ein enormer Umfang an digitalen Signalverarbeitungsfunktionen integriert. Die enthaltenen ADCs und DACs kommen auf maximale Abtastraten von 4 GSPS bzw. 12 GSPS. Entlang des Empfangswegs sind zudem programmierbare Filter (PFILT) angeordnet, die sich anwenderseitig mit individuellen Koeffizienten so programmieren lassen, dass ein digitales FIR-Filter (Finite Impulse Response) implementiert wird. Die digitalen Auf- und Abwärtswandler (Digital Upconverters, DUCs bzw. Digital Downconverters, DDCs) helfen beim Dividieren bzw. Multiplizieren der Datenraten auf dem Weg zum FPGA bzw. in Gegenrichtung. Auch die zur Frequenzumsetzung dienenden NCOs sind in den DDC- und DUC-Blöcken enthalten. 

Der analoge ADC unterstützt eine Bandbreite von bis zu 8 GHz. Das Basisband-Interface nutzt das standardisierte JESD-Protokoll (JEDEC Electrical Standard for Data), wobei die JESD204B- und die JESD204C-Version unterstützt werden. 

Die MxFE-Familie bietet die Möglichkeit, den hochfrequenten Abtasttakt (12 GHz) entweder direkt zuzuführen oder einen niederfrequenteren Takt von einigen hundert MHz zu verwenden, aus dem die eingebaute PLL-Stufe den 12-GHz-Abtasttakt generiert. In der vorliegenden Implementierung wurde die letztere Option gewählt. Die Clock-Receiver-Pins sind in beiden Fällen dieselben, und die Art der Taktung wird anwenderseitig über das Application Programming Interface (API) in der Firmware festgelegt. 

Die für diesen Anwendungsfall relevanten DSP-Blöcke sind die eingebaute PLL-Stufe, die NCOs und die Synchronisationslogik, wobei letztere in zwei Schritten arbeitet. Zunächst erfolgt eine One-Shot-Synchronisation, die die Basisband-Takte und die übrigen Takte innerhalb des IC aufeinander ausrichtet. Anschließend erfolgt das Ausrichten der NCOs für die verschiedenen Digitalisierer. Für die One-Shot-Synchronisation wird ein extern zugeführtes SYSREF-Taktsignal benötigt. Im vorliegenden Fall handelt es sich bei dem SYSREF-Signal um ein kontinuierliches Signal, jedoch werden auch ein N-Puls- und ein zeitweilig unterbrochenes periodisches Signal unterstützt. Die One-Shot-Synchronisation richtet den internen Local Multiframe Clock (LMFC) bzw. den Local Extended Multiblock Clock (LEMC) am externen, kontinuierlichen SYSREF-Signal aus. Um eine Bestätigung für die erfolgreiche One-Shot-Synchronisation einzuholen, lässt sich ein im AD9081 enthaltenes Register auslesen. 

Wenn im Fall des AD9081 das Bit, das den Status der One-Shot-Synchronisation anzeigt, als high ausgelesen wird, kann der Phasenversatz zwischen dem LMFC und dem externen, kontinuierlichen SYSREF-Signal gemessen werden, um festzustellen, wie gut sie zueinander ausgerichtet sind. Für diesen Zweck enthält der Digitalisierer-IC ein Register, in dem der Phasenversatz zwischen LMFC und SYSREF gespeichert wird – angegeben durch die Anzahl der DAC-Abtasttaktzyklen. Im vorliegenden Fall hatte der DAC-Abtasttakt eine Frequenz von 12 GHz. Wird aus den Phasenregistern eine Null ausgelesen, so bedeutet dies, dass der LMFC tatsächlich exakt auf das SYSREF-Signal aus dem Taktverteilungs-IC, der das Herzstück des Taktungssystems der verwendeten AD9081-Entwicklungsboards darstellt, ausgerichtet ist.

NCOs richtig ausrichten

Im zweiten Schritt geht es um die Ausrichtung der NCOs. Man kann sich dies als das Gegenstück zur Synchronisation der Lokaloszillatoren (LOs) in analogen HF-Implementierungen vorstellen. Man kann hier auf zweierlei Weise vorgehen, nämlich durch direktes Zurücksetzen der NCOs mit einem externen SYSREF-Takt oder durch Verwendung eines GPIO-basierten Systems (General Purpose Input/Output). In der hier beschriebenen Implementierung wurde eine Synchronisation auf Leader/Follower-Basis angewandt. Dabei fungiert eines der Boards als Leader. Dieser triggert die Synchronisation auf dem Leader-Board und den Follower-Boards und nutzt eine GPIO-Leitung zur Ausrichtung der Plattformen zueinander. Auf der Firmware- und HDL-Ebene (Hardware Description Language) sorgt eine Abhängigkeit dafür, dass dies geschieht. Das API bereitet beide Digitalisierer dafür vor, die NCO-Synchronisation anzustoßen und dafür zu sorgen, dass die NCOs auf beiden Boards mit der nächsten steigenden Flanke des LMFC-Signals gleichzeitig zurückgesetzt werden. Die nach der Leader/Follower-Synchronisation der NCOs erfolgende One-Shot-Synchronisation bildet die Grundlage für die Synchronisation mehrerer Digitizer. Die NCOs ermöglichen zusätzlich die Phasenregelung in einem Bereich von -180° bis +180°, die über die APIs zugänglich ist.

Im zweiten Schritt geht es um die Ausrichtung der NCOs. Man kann sich dies als das Gegenstück zur Synchronisation der Lokaloszillatoren (LOs) in analogen HF-Implementierungen vorstellen. Man kann hier auf zweierlei Weise vorgehen, nämlich durch direktes Zurücksetzen der NCOs mit einem externen SYSREF-Takt oder durch Verwendung eines GPIO-basierten Systems (General Purpose Input/Output). In der hier beschriebenen Implementierung wurde eine Synchronisation auf Leader/Follower-Basis angewandt. Dabei fungiert eines der Boards als Leader. Dieser triggert die Synchronisation auf dem Leader-Board und den Follower-Boards und nutzt eine GPIO-Leitung zur Ausrichtung der Plattformen zueinander. Auf der Firmware- und HDL-Ebene (Hardware Description Language) sorgt eine Abhängigkeit dafür, dass dies geschieht. Das API bereitet beide Digitalisierer dafür vor, die NCO-Synchronisation anzustoßen und dafür zu sorgen, dass die NCOs auf beiden Boards mit der nächsten steigenden Flanke des LMFC-Signals gleichzeitig zurückgesetzt werden. Die nach der Leader/Follower-Synchronisation der NCOs erfolgende One-Shot-Synchronisation bildet die Grundlage für die Synchronisation mehrerer Digitizer. Die NCOs ermöglichen zusätzlich die Phasenregelung in einem Bereich von -180° bis +180°, die über die APIs zugänglich ist.

Um die Flexibilität zu verbessern, bietet der Digitalisierer mehrere Optionen zum Anstoßen eines NCO-Resets, nachdem ein bestimmtes GPIO-Signal erfasst wurde. Zur Auswahl stehen das externe SYSREF-Signal sowie die steigende oder fallende LMFC-Flanke. Das API ist standardmäßig so konfiguriert, dass die NCOs mit der nächsten steigenden LMFC-Flanke zurückgesetzt werden, nachdem der GPIO-Pin auf high gelegt wurde. Im vorliegenden Fall jedoch dient das SYSREF-Signal zum Triggern des Resetvorgangs. 

Die soeben beschriebene Methode zur NCO-Synchronisation eignet sich immer dann, wenn eine GPIO-Verbindung zwischen dem Leader-Board und den Follower-Boards hergestellt werden kann. Ist dies nicht möglich, können mit einer anderen erprobten Methode alternativ alle Boards als Follower definiert werden, und die Basisband-Logik erzeugt ein GPIO-High-Signal an beiden Digitizern. In den Anfangsstadien des Projekts wurden die Codes so erstellt, dass auf eine Tastatureingabe gewartet wird, damit die GPIOs zum Triggern des Resets manuell gewählt werden können. Nachdem sich das Konzept aber als funktionsfähig erwiesen hatte, wurde der Prozess per HDL und Firmware automatisiert, und es wurde auf das Triggern der GPIOs gewartet.

Verteidigungsfähigkeit beginnt im Reinraum

Rüstung und Mikroelektronik wachsen zusammen: Geopolitische Spannungen treiben Politik und Industrie zur engeren Kooperation. Doch Europas Stärke liegt nicht in Autarkie, sondern in skalierbarer Produktion, resilienten Lieferketten und kluger Verzahnung ziviler und militärischer Nachfrage.

Frank Bösenberg

Synchronisieren der Taktverteilungs-ICs

Da die Taktsignale, die dem Digitalisierer-IC zugeführt werden, eine reproduzierbare Phasenbeziehung aufweisen müssen, besteht auch eine Notwendigkeit zum Synchronisieren der Taktverteilungs-ICs auf dem Leader-Board und den Follower-Boards, die die SYSREF-Signale und die Device Clocks für die Digitalisierer erzeugen. Die Taktverteilungs-ICs werden hier durch einen CMOS-Impuls an den SYNC-Pins synchronisiert. In dieser Konfiguration erzeugt der Taktcontroller AD-SYNCHRONA14-EBZ phasengleiche Referenzsignale und CMOS-Sync-Impulse für die HMC7044s auf den als Leader bzw. Follower konfigurierten AD9081 Evaluation Boards. Die im vorigen Abschnitt beschriebenen Vorgehensweisen sind übrigens auch dann geeignet, wenn sich die AD9081-Bausteine auf derselben Leiterplatte befinden. 

Taktsynchronisation mehrerer AD9081-Digitizer in der Praxis

In diesem ersten Teil ging es um die internen Blöcke des Taktverteilungs- und Digitalisierer-IC sowie um das allgemeine Vorgehen zum Erzielen der Taktsynchronisation sowie für die anschließende Synchronisation mehrerer AD9081-Digitizer. Thema des zweiten Teils wird eine Beschreibung der Prozedur mit der API-Codebasis für den AD9081, den HMC7044 und die FPGA-HDL sein. Außerdem werden die tatsächliche Hardware-Implementierung und die zwischen beiden AD9081 Evaluation Boards erzielte Phasen-Reproduzierbarkeit präsentiert. (na)