Fortschritt in der Mikroelektronik durch Mess- und Prüftechnik

Die Entwicklung der Mikroelektronik ist eine der bedeutendsten technologischen Errungenschaften des 20. und 21. Jahrhunderts. In kaum mehr als fünfzig Jahren hat die Branche Beeindruckendes geleistet: Was einst Schaltkreise mit wenigen Transistoren waren, sind heute Chips mit zig Milliarden Komponenten. Dieser spektakuläre Entwicklungssprung beruht auf einer kontinuierlichen Innovationsdynamik, die lange Zeit der Gesetzmäßigkeit von Moore‘s Law folgte und sich dann durch neue Ansätze wie „More than Moore” und Fortschritte beim „Packaging“ tiefgreifend gewandelt hat. 

Ausgehend von der Prognose und tatsächlichen Beobachtung, dass sich die Anzahl der Transistoren auf einem Chip alle zwei Jahre verdoppelt, hat die Branche – im Sinne kontinuierlicher Verbesserung – sehr schnell Transistoren immer weiter verkleinert. Dieses von Gordon Moore, dem Mitbegründer von Intel, formulierte „Moore's Law” wurde zur Richtschnur für die gesamte Halbleiterindustrie. 

Über Jahrzehnte hinweg erwies sich diese Gesetzmäßigkeit quasi als sich selbst erfüllende Prophezeiung. Mit jeder neuen Technologiegeneration (Node) wurden Transistoren immer kleiner – von wenigen Mikrometern sind sie inzwischen auf Nanometergröße geschrumpft. So konnten sie immer dichter gepackt werden, was Leistungssteigerungen und eine höhere Energieeffizienz ermöglichte. Man befand sich in einem Wettlauf um immer höhere Taktfrequenzen der Transistoren bei gleichbleibendem Energieverbrauch pro Flächeneinheit. Diese Verbesserungen basieren auf dem Konzept der „Skalierung“ und haben PCs, Smartphones, Rechenzentren und künstlicher Intelligenz zum Durchbruch verholfen. 

Moore‘s Law gilt, jedoch langsamer und zu höheren Kosten 

Ende der 90er Jahre zeichneten sich gewisse physikalische Grenzen ab. So führte die Verkleinerung der Transistoren zum Auftreten neuer Störeffekte, wodurch sich das Tempo der Skalierung verlangsamte. Da keine signifikanten Steigerungen der Taktfrequenz von Prozessoren erzielt werden konnten, ging die Ära der „Transistorfrequenz” zu Ende. Die Industrie verfolgte daraufhin andere Ansätze wie Parallelität (Mehrkern-Prozessoren/multi-core processors), Optimierung von Chip-Architekturen oder Spezialisierung von Schaltkreisen. Um den Fortbestand von Moore‘s Law zu sichern, werden auf technischer Seite neue Transistorstrukturen eingeführt. Gleichzeitig fließen enorme Anstrengungen in die Entwicklung neuer Materialien, neuer Architekturen und immer ausgefeilterer Fertigungs- und Kontrollanlagen. Jede neue Komponenten-Generation (Nodes) geht mit einem enormen Investitionsaufwand einher. Chipfabriken (Fabs) auf dem neuesten Stand der Technik verschlingen heute schnell Investitionen im zweistelligen Milliardenbereich. Nur sehr wenige Halbleiterunternehmen verfügen über die nötigen Voraussetzungen zur Herstellung der modernsten Chipgenerationen. Moore's Law setzt sich fort, wenn auch langsamer und zu einem höheren Preis. 

Angesichts dieser Herausforderungen schlug die Branche in den 2000er Jahren eine neue Strategie ein: „More than Moore“ lautete fortan die Maxime. Dabei geht es nicht mehr allein darum, die Transistordichte auf einem Chip immer weiter zu erhöhen. Vielmehr rückt die Integration neuer Funktionen direkt auf oder um den Chip herum in den Fokus. Ob Sensoren, analoge Komponenten, Funkmodule, Leistungselektronik und MEMS – das Ziel ist heute nicht mehr nur die rein digitale Rechenpower, sondern Funktionsvielfalt. Dieser Ansatz ist der Motor hinter modernen System-on-a-Chip-Lösungen, die Prozessoren, Speicher, Kommunikationsschnittstellen und spezialisierte Beschleuniger auf engstem Raum vereinen. In vielen Bereichen wie der Automobilindustrie, dem Internet der Dinge oder der vernetzten Medizin liegt der Mehrwert gleichermaßen in der heterogenen Integration verschiedenster Funktionen wie im ausgeklügelten Design der Transistoren. 

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„Advanced Packaging“ wird zum Innovationsfaktor 

Gleichzeitig vollzieht sich in der Branche eine stille Revolution, die die Welt der Mikroelektronik von Grund auf verändert: „Advanced Packaging“. Was lange Zeit als simpler Schritt zur Ummantelung und zum Schutz von Komponenten und Chips galt, entwickelt sich nun zu einem entscheidenden Innovationsfaktor. Da die klassische Miniaturisierung einzelner Transistoren immer komplexer und kostspieliger wird, eröffnet die dreidimensionale Integration – kurz 3D-IC – eine völlig neue Dimension. „Advanced Packaging“ ermöglicht es, mehrere Chiplets in einem einzigen Modul unterzubringen. Das Prinzip: Statt einer hochkomplexen monolithischen Schaltung (mit allen Funktionen auf einem Chip) werden beim Chipdesign die Funktionen auf mehrere separat optimierte Chips verteilt. Diese werden anschließend in einem Modul kombiniert und über Hochgeschwindigkeits-Schnittstellen miteinander verbunden – ein Ansatz, der die Effizienz in der Fertigung steigert, Kosten senkt und enorme Flexibilität bei der Architektur von Mikrochips eröffnet. Die Technologie dahinter: Um Chips mit minimaler Latenz zu verbinden, kommen 2,5D- und 3D-Verfahren zum Einsatz, die Silizium-Interposer, Mikro-Bumps oder direkte Kupfer-zu-Kupfer-Verbindungen durch ein Substrat (sogenannte Silizium-Durchkontaktierung, TSV) nutzen. Durch vertikales Stapeln – auch als 3D-Stacking bezeichnet – wird der Speicher so nah wie möglich an den Prozessor gebracht, was die Bandbreite erhöht und gleichzeitig den Stromverbrauch senkt. „Advanced Packaging“ wird damit zum „Gamechanger“ und Schlüsselfaktor für Leistung und Innovation. 

„Moore‘s Law“ ist nicht mehr der einzige Innovationstreiber 

„Diese Entwicklung läutet einen echten Paradigmenwechsel ein, denn die Gesamtleistung eines Systems hängt nun nicht mehr allein von der Nanometer-Größe der Transistoren ab, sondern auch von dessen Architektur und der heterogenen Integration“, erklärt Stefan Landis, Senior Global Strategic Alliances & Technical Director im Bereich Metrology & Inspection bei Merck. Die Grenzen zwischen Schaltungsdesign und Systemdesign verschwimmen – das „Packaging“, einst nur von untergeordneter Bedeutung, rückt ins Zentrum der Technologiestrategie. In der Welt der Mikroelektronik treten wir nun in eine Post-Moore-Ära ein. „Moore‘s Law“ hat zwar nach wie vor Bestand, es ist aber längst nicht mehr der einzige Treiber von Innovation. Innovation findet heute an vielen Fronten statt: bei neuen Architekturen wie neuromorphem Computing und KI-Beschleunigern, bei neuartigen Materialien (Integration neuer Metalle, neuer Dielektrika, neuer Halbleitermaterialien oder breitbandiger Halbleiter wie Siliziumkarbid oder Galliumnitrid für die Leistungselektronik) und im engen Zusammenspiel von Hard- und Software. Der einstige von „Moore‘s Law“ angetriebene Wettlauf um Miniaturisierung weicht nun einem systemischeren und diversifizierteren Ansatz. Während „More than Moore“ das Spektrum der Möglichkeiten durch die Integration neuer Funktionen erweitert, ebnet „Advanced Packaging“ den Weg für dreidimensionale und modulare Integration. 

Zunehmende Komplexität verlangt nach mehr Merck-Lösungen 

Inmitten dieser neuen Revolution, die sich in der Mikroelektronik und dem Halbleiterbereich abspielt, ist Merck perfekt aufgestellt. „Mit unseren Lösungen meistern wir nicht nur die Herausforderungen, die sich aus neuartigen Materialien ergeben – wir sind auch mit Blick auf einen weiteren zukunftsweisenden Megatrend sehr gut positioniert: die Konvergenz von Elektronik und optischen Technologien“, so Landis. Auf beiden Feldern verfügt Merck über ausgewiesene Kompetenzen. Diese Verschmelzung der Welt der Elektronen mit der Welt der Photonen ebnet den Weg für bahnbrechende Technologien: von Augmented- und Virtual-Reality-Geräten bis hin zu ultraschneller Kommunikation für KI-Chips und Rechenzentren. 

Die massiv voranschreitende Umstellung auf „Advanced Packaging“ läutet auch in der Produktion einen Paradigmenwechsel ein, da sich die Prüf- und Messtechnik (Metrologie & Inspektion) beim „Advanced Packaging“ grundlegend von den Verfahren unterscheidet, die bei herkömmlichen Halbleitertechnologien zum Einsatz kommen. Das gilt vor allem für die sogenannte Front-End- und Back-End-Fertigung von Transistoren (FEOL & BEOL). Erklären lässt sich dieser Unterschied durch einen neuen Ansatz bei der Chiparchitektur: weg von der Mikrofertigung von Transistoren mittels Planartechnik hin zu einer systemzentrierten, heterogenen dreidimensionalen Integration. 

„Advanced Packaging“ definiert Defekterkennung und Qualitätssicherung völlig neu 

Hauptziel bei der FEOL-/BEOL-Fertigung ist es, auf einer überwiegend flachen Siliziumoberfläche metallische Transistoren und Verbindungselemente im Nanomaßstab zu realisieren. Die so erzeugten Strukturen sind zweidimensional, repetitiv und extrem dünn (von wenigen Nanometern bis zu einem Bruchteil eines Nanometers). Bei der Prüfung ausschlaggebender Parameter wie Strukturdimensionen, Überdeckungsgenauigkeit und Rauheit kommen in erster Linie hochauflösende optische Geräte und Elektronenmikroskopie (CD-SEM) zum Einsatz. Aufgespürt werden sollen damit vor allem Strukturdefekte, Partikel oder abweichende Abmessungen, die sich unmittelbar auf die elektrischen Eigenschaften der Transistoren auswirken. 

Im Gegensatz dazu erfolgt beim „Advanced Packaging“ – einschließlich 2,5D-/3D-Packaging, Chiplets und Hybridbonding – ein Verbund mehrerer Chips innerhalb desselben Moduls. Die Strukturen erstrecken sich in den dreidimensionalen Raum, mit vertikalen Durchkontaktierungen (TSV), Mikro-Bumps, Kupfer-Kupfer-Verbindungen sowie Polymerfüll- oder Verkapselungsschichten. Landis: „Die Dimensionen reichen hier üblicherweise von Submikrometern bis zu Millimetern. Daraus ergeben sich ganz andere Anforderungen an die verwendeten Messtechnologien, denn in einem solchen Aufbau sind die meisten Defekte verborgen. Nach dem Stapeln oder Bonden von Chips sind die wesentlichen Grenzschichten nicht mehr einfach zugänglich. Hohlräume, Mikro-Voids oder Fehlausrichtungen befinden sich im Inneren des Moduls.“ Die für die Prüfung eingesetzten Geräte müssen daher in der Lage sein, solche Defekte zu erkennen. Bei der klassischen CMOS‑Technologie hängen die Herausforderungen und Optimierungsziele vor allem von elektrischen und geometrischen (dimensionalen) Faktoren ab. Beim „Advanced Packaging“ spielen mechanische Spannungen eine zentrale Rolle, mit Parametern wie unterschiedliche Wärmeausdehnungskoeffizienten der Materialien, allgemeine Waferverformungen (Warpage), Eigenspannungen oder Grenzschicht-Abspaltung. Die Messtechnik muss hier Ebenheit, Wölbung, interne Spannungen oder Verformungen unter Temperatureinfluss präzise erfassen können. Dazu sind spezielle Ansätze nötig. 

Für Komplexität sorgt auch die enorme Vielfalt der eingesetzten Materialien: Während für das Front-End hauptsächlich Silizium sowie hauchdünne dielektrische und metallische Schichten zum Einsatz kommen, werden beim „Advanced Packaging“ dicke Kupferschichten, Polymere, Harze, Glas, Lötlegierungen und mitunter Verbundwerkstoffe kombiniert. Da jedes Material über unterschiedliche intrinsische Eigenschaften verfügt, müssen die Bildgebungs- und Analyseverfahren entsprechend angepasst werden. Auch die Größendimensionen verändern sich fundamental: Im Front-End liegt der Maßstab im Nanometerbereich, wo Abweichungen von wenigen Nanometern entscheidenden Einfluss auf die Leistung haben. Beim „Advanced Packaging“ hingegen gilt es, mehrere Größenordnungen abzudecken: Mikro‑Bumps mit einigen Dutzend Mikrometern Größe, TSVs mit mehreren Mikrometern Durchmesser sowie großflächige Verformungen, die auf 300-mm-Wafern mehrere hundert Mikrometer betragen können. 

Outer Wall Forksheet treibt Logikskalierung bis A10 voran

Die Skalierung moderner Logiktechnologien steht unter Druck: Nanosheet-Strukturen stoßen an physikalische und fertigungstechnische Grenzen. Das Outer Wall Forksheet verschiebt diese Limits und kombiniert höhere Leistung mit vereinfachter Integration und dient als Brückentechnologie Richtung CFET.

Lynn Verschueren

Geert Hellings

„Die Mess- und Prüfgeräte müssen in der Lage sein, sowohl feinste Details als auch großflächige Verformungen zuverlässig zu erfassen“, fasst Landis zusammen. Schließlich muss auch das Konzept der Ausbeute (Yield) neu gedacht werden. Bei fortgeschrittenen Logiktechnologien ist die statistische Kontrolle sehr großer Mengen identischer Strukturen von entscheidender Bedeutung. Beim „Advanced Packaging“ hingegen kann jedes Modul mehrere hochwertige Chips (Dies) enthalten. Schon eine einzige Fehlausrichtung oder eine fehlerhafte Schnittstelle kann die Funktionsfähigkeit des gesamten Systems beeinträchtigen. Die Prüfung wird damit zu einem strategischen Faktor – und oft auch kostspieliger pro Einheit, da die Module durch die neue Architektur viel werthaltiger sind. 

Warum Advanced Packaging neue Prüf- und Messverfahren braucht

Die Prüf- und Messverfahren beim „Advanced Packaging“ unterscheiden sich von denen herkömmlicher Halbleitertechnologien. Grund dafür ist der Übergang von der nanoskaligen planaren Mikrofabrikation hin zu einer heterogenen 3D-Integration, geprägt von multiplen Skalen und komplexen physikalischen Wechselwirkungen. Mit dieser Entwicklung wandelt sich die Mess- und Prüftechnik von einem rein lokalen Kontrollwerkzeug hin zum zentralen Steuerungselement des gesamten Systems. 

Da aktuell viele verschiedene Technologien angeboten und implementiert werden, um den Anforderungen des „Advanced Packaging“ gerecht zu werden, ist die Wettbewerbslandschaft entsprechend stark fragmentiert. Das hat dazu geführt, dass neue Original Equipment Manufacturer (OEMs) und Materialzulieferer in den Markt eingetreten sind. Dank seiner Kompetenzen im Bereich Metrologie und Inspektion bringt Merck beste Voraussetzungen mit, um das zukunftsträchtige Segment für „Advanced-Packaging“-Ausrüstung mitzugestalten – ein Markt, der in den kommenden Jahren erheblich wachsen dürfte. Unser Ziel ist klar: Mit unseren differenzierten technologischen Lösungen und ganzheitlichen Angeboten (von Materialien, über Equipment bis hin zu Leitungssystemen in der Fab) wollen wir unsere führende Rolle bei Mess- und Prüftechniklösungen für das „Advanced Packaging“ ausbauen.

Der Beitrag beruht auf Unterlagen von Merck.