Das sind die Herausforderungen der 3D-IC-Multiphysik

Da die Industrie immer mehr in Richtung eines 3D-IC-Designs übergeht (Bild 1), ergeben sich neue Probleme. Manchmal als „elektro-thermisch“ oder „elektro-thermo-mechanisch“ bezeichnet, handelt es sich tatsächlich um ein Zusammenwirken mehrerer Formen der Physik. Diese haben Auswirkungen sowohl auf die physikalische Herstellung als auch auf die Struktur dieser Multi-Die-Designs und ihr elektrisches Verhalten.

Was sind die 3D-IC-Multiphysik-Effekte?

Einfach ausgedrückt beeinflussen Temperaturänderungen das elektrische Verhalten sowohl von Verbindungsdrähten als auch von Komponenten auf Transistorebene. Ebenso können mechanische Belastungen das Schaltungsverhalten beeinträchtigen. Betrachtet man die Konsequenzen dieser Kombination, so ergeben sich erhebliche Auswirkungen im Hinblick auf den lang gehegten Wunsch nach einer Designumgebung, in der Chiplets in Form von Hard-IP in eine heterogene 3D-Designbaugruppe eingefügt werden können und sofort funktionieren. Tatsächlich muss sogar das Konzept des „Known Good Die“ überdacht werden.

Beim traditionellen Ansatz werden Dies auf einen Prüfstand gestellt und Messungen durchgeführt, um sicherzustellen, dass die Signale an verschiedenen Stellen mit den richtigen Spannungen und zur richtigen Zeit ankommen. Betrachten wir nun den Fall, dass solche Dies in einer Baugruppe platziert werden, die mehrere andere Dies aus mehreren Prozessen und möglicherweise sogar mehreren Produktionsstätten enthält. Jedes Die arbeitet unter unterschiedlichen Spannungsbedingungen und ist gleichzeitig in allen physikalischen Dimensionen von anderen Chiplets, Bumps, Verpackungsmaterialien, TSV und Kupfersäulen bis hin zu BGAs umgeben. Die Spannungsschwankungen wirken sich auf die Temperaturen des Chiplets im Kontext der Baugruppe aus. Ebenso üben alle anderen physikalischen Strukturen mechanische Belastungen auf die aktiven Chiplets aus. Da sich diese Chiplets nicht mehr in der gleichen physikalischen Umgebung wie auf dem Prüfstand befinden, kann nicht mehr davon ausgegangen werden, dass ihr elektrisches Verhalten dasselbe wie beim Test ist.

Erschwerend kommt hinzu, dass das Problem auch eine zyklische Dimension hat. Vor allem die Stromversorgung von Bauelementen, bei der Elektronen durch Kupferdrähte geleitet werden, erzeugt Wärme. Dies wiederum bedeutet, dass die ursprüngliche Leistungsbewertung selbst nicht komplett zuverlässig ist. Die gleichzeitige Analyse von Leistung und Wärme ist entscheidend, um feststellen zu können, wo oder ob es einen Stabilisierungspunkt gibt.

Lösungen für die 3D-IC-Multiphysik-Analyse

Natürlich gibt es heute Möglichkeiten zur Leistungs- und thermischen Analyse und – in geringerem Maße – die Möglichkeit, mechanische Spannungen auf Nanometerebene zu berechnen. Um Problembereiche zu identifizieren, kann ein Entwickler diese Analysen theoretisch auf der Baugruppendesignebene durchführen. Doch es gibt noch Herausforderungen: Erstens die Schwierigkeit, diese physikalischen Phänomene in die entsprechenden elektrischen Einflüsse umzuwandeln. Zweitens die Auswirkung auf das Unternehmen, wenn man ein sehr komplexes Design mit mehreren heterogenen Chiplets in drei Dimensionen entwirft und dann bei der Abnahme ein Problem feststellt.

Wie sieht also eine praktikable Lösung aus? Durch die Möglichkeit, Chiplets in drei Dimensionen zu platzieren und auf verschiedene Weise miteinander zu verschalten, gibt es eine nahezu unbegrenzte Anzahl von Optionen, sie zu der vorgesehenen Schaltung zu kombinieren. Doch welches ist die optimale Kombination? Hierzu ist die Fähigkeit erforderlich, mehrere mögliche Baugruppenkonfigurationen zu generieren und gleichzeitig eine Analyse für alle diese Konfigurationen durchzuführen.

3D-IC-Verifizierung mit dem Shift-Left-Ansatz

Hier kommt eine Shift-Left-Strategie ins Spiel. Die Analyse der multiphysikalischen Effekte von 3D-ICs (thermisch, mechanisch usw.) in den Chiplets und der Baugruppe muss nicht nur in der endgültigen Designphase erfolgen, sondern bereits zu Beginn der Designplanung. Bild 2 veranschaulicht die Vorzüge einer Shift-Left-Strategie in Bezug auf die Durchlaufzeit (Turn-around Time bzw. TAT).

Natürlich kommt die bestmögliche Genauigkeit nur dann zustande, wenn alle Details der Baugruppe, einschließlich der Positionen der Chiplets, der Stromversorgungsinfrastruktur, der Chiplet-Schaltung und auch der beabsichtigten Arbeitsbedingungen bekannt sind. Doch Entwickler können bereits nützliche Informationen einholen, lange bevor alle Details bekannt sind. In den frühen Designphasen der Baugruppen können die Dies als einfache einheitliche Strukturen behandelt und einfache statische Koeffizienten für frühzeitige Leistungsschätzungen verwendet werden. Mithilfe der Hotspot-Analyse lassen sich Stapelkonfigurationen identifizieren, die offensichtliche thermische und/oder mechanische Probleme aufweisen. Wenn eine solche Analyse über mehrere mögliche Konfigurationen parallel durchgeführt wird, ist der Entwickler in der Lage, fundierte Entscheidungen über Konfigurationen zu treffen, die mit größerer Wahrscheinlichkeit zum Erfolg führen.

Mit zunehmender Ausgereiftheit der Chiplets, vielleicht nur am vorderen oder hinteren Ende der Linie, können weitere Analysen durchgeführt werden, um eine höhere Genauigkeit zu erzielen. Dies ermöglicht eine weitere Auslese von Baugruppentypen oder eine manuelle Feinabstimmung des Designs, um bestimmte Problembereiche anzugehen.

Wenn die individuelle Leistung der einzelnen Chiplets besser verstanden wird, können die detaillierten Leistungsmodelle verwendet werden und sogar in eine umfassendere Leistungsanalyse auf Baugruppenebene einfließen. Auf diese Weise werden die thermischen Auswirkungen genauer erfasst. Wenn all diese Informationen zusammenlaufen, lassen sich sowohl die thermischen als auch die mechanischen Auswirkungen in elektrische Auswirkungen umrechnen. Indem die Auswirkungen auf die spezifischen aktiven Schaltungsebenen der Chiplets verschoben werden, ist es möglich, sie in Form von Spice-Level-Netzlisten zur Simulation zu erfassen. Benutzer können dies für die Timing-Analyse, EMIR, Leistungsanalyse und Signalanalyse nutzen. Unter der Annahme, dass die Auswirkungen in der gesamten Baugruppe erfasst wurden, können jedes Chiplet oder bestimmte Teilschaltungen einzeln analysiert werden.

Natürlich braucht es etwas mehr zur Analyse der gesamten Baugruppe. Heute hat die Branche noch Schwierigkeiten, eine vollständige Netzliste einer Baugruppe darzustellen. Manche behandeln Chiplets komplett wie Blackboxen. Andere versuchen, die ordnungsgemäße Verbindung zwischen den Chiplets mit separaten LVS-Decks und Abläufe für jede spezifische Schnittstelle zu überprüfen. Zur ordnungsgemäßen Überprüfung auf Schaltungsebene braucht es mehr. Es ist zwar physikalisch möglich, eine vollständige Netzliste nach dem Zusammenbau zu extrahieren, aber es ist sehr schwierig, dies auf Foundry- oder OSAT-Ebene zu unterstützen, da diese in den meisten Fällen nicht über ausreichende Kenntnisse über die tatsächlichen Inhalte der Baugruppe verfügen. In der Industrie gängige Formate, wie z. B. der 3DbloxTM-Standard, sind hilfreich, erfordern aber trotzdem eine Umgebung, aus der sie generiert werden können.

Auch in dieser Situation sind Planungstools nützlich. Mit ausreichender Kenntnis der Position der einzelnen Chiplets und aller Pin-to-Pin-Verbindungen kann eine Netzliste auf oberster Ebene extrahiert und mit einer generierten Quell-Netzliste verglichen werden. Durch die Einbeziehung der einzelnen Chipschaltung lässt sich eine vollständigere Beschreibung erzielen. In einigen Fällen, wie z. B. bei Chiplet-on-Package-Redistribution-Layer (RDL)-Schnittstellen oder Die-to-Die-Hybrid-Bonding-Szenarien, bei denen die Drähte der Schnittstellenkomponenten physisch sehr nahe beieinander liegen, ist es auch möglich, parasitäre Kopplungen zwischen Chiplets zu extrahieren. Die Kombination all dieser Informationen mit den zuvor beschriebenen thermischen und mechanischen Auswirkungen auf die Schaltung ergibt den Genauigkeitsgrad für die Abnahme für die gesamte Baugruppe. Bild 3 zeigt die Komponenten eines einheitlicheren 3D-IC-Flows mit erweiterter Verifizierung.

Da diese 3D-IC-Designs im Vergleich zu herkömmlichen Full-Reticle-Designs in Bezug auf die Anzahl der Transistoren schnell an Größe gewinnen, stellt die Durchführung dieser Simulationen über viele verschiedene Eckpunkte hinweg eine zusätzliche Herausforderung dar. Das Halbleiter-Ökosystem, einschließlich der physikalischen Verifizierungslösungen von Calibre, wird sich auch dieser Herausforderung stellen und kontinuierliche Fortschritte bei 3D-IC-Designs ermöglichen. (neu)